CMOS可兼容的多晶硅化物熔丝结构及其制造方法技术

描述了CMOS可兼容的多晶硅化物熔丝结构和制造CMOS可兼容的多晶硅化物熔丝结构的方法。在示例中，半导体结构包括衬底。多晶硅化物熔丝结构设置在衬底之上并且包括硅和金属。金属氧化物半导体(MOS)晶体管结构设置在衬底之上并且包括金属栅电极。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例是半导体器件和加工的领域，并且更具体地，是CMOS可兼容的多晶硅化物熔丝结构和制造CMOS可兼容的多晶硅化物熔丝结构的方法的领域。
技术介绍
对于过去的几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业背后的一个推动力。对越来越小的特征的缩放允许在半导体芯片的有限的有效面积(realestate)上增加的功能单元密度。例如，缩小的晶体管尺寸允许将更多数量的存储器或逻辑器件纳入到芯片上，由此赋予产品的制造增加的容量。然而，对不断增加的容量的推动也不是一点问题也没有的。优化每个器件性能的必要性变得越来越显著。在集成电路器件的制造中，高k和金属栅极加工已被引入到线的前端(FE0L)加工方案中以实现进一步缩放。此外，随着器件尺寸持续缩小，多栅极晶体管(诸如，三栅极晶体管)已变得更加普遍。在传统工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些情况下，由于其成本低并且由于它们实现较不复杂的三栅极制造工艺，因此体硅衬底是优选的。在其他实例中，由于三栅极晶体管的改善的短沟道行为，因此绝缘体上硅衬底是优选的。然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小和随着在给定的区域制造的基本构建块的绝对数量增加，例如，对于基于片上系统(SoC)的架构，对有源器件中包括无源特征的限制也增加。【附图说明】图1A示出了根据本专利技术的实施例的具有金属栅极和高k材料堆叠的M0S-FET晶体管的截面图。图1B示出了根据本专利技术的实施例的CMOS可兼容的多晶硅化物熔丝结构的截面图。图2A-2I示出了根据本专利技术的实施例的表示在制造多晶硅化物熔丝结构的方法中的各个操作的截面图。图3A示出了根据本专利技术的实施例的非平面半导体器件架构的多晶硅化物熔丝结构的俯视图和截面图。图3B示出了根据本专利技术的另一实施例的非平面半导体器件架构的多晶硅化物熔丝结构的截面图。图4A-4K示出了根据本专利技术的实施例的表示在制造非平面半导体器件架构的多晶硅化物熔丝结构的方法中的各个操作的截面图。图5A-5K示出了根据本专利技术的实施例的表示在制造非平面半导体器件架构的多晶硅化物熔丝结构的另一方法中的各个操作的截面图。图6A-6L示出了根据本专利技术的实施例的表示在制造非平面半导体器件架构的多晶硅化物熔丝结构的另一方法中的各个操作的截面图。图7示出了根据本专利技术的一个实现的计算设备。【具体实施方式】描述了 CMOS可兼容的多晶硅化物熔丝结构和制造CMOS可兼容的多晶硅化物熔丝结构的方法。在以下的描述中，阐述了很多具体细节，诸如具体集成和材料体系，以提供对本专利技术实施例的透彻理解。将对本领域技术人员明显的是，没有这些具体细节也可实践本专利技术的实施例。在其它实例中，公知的特征(例如集成电路设计布局)不被详细描述以免不必要地遮蔽本专利技术的实施例。此外，要理解，附图中示出的各实施例是说明性表示并且不一定按比例绘出。本文中所描述的一个或多个实施例涉及用于高K金属栅极技术的多晶硅化物熔丝结构和制造方法。实施例可包括互补金属氧化物半导体(CMOS)器件、高K栅极电介质和/或金属栅加工方案、一次性可编程(0ΤΡ)熔丝、多晶硅化物(polycide)熔丝结构和工艺技术、和可编程熔丝中的一个或多个。—般而言，本文所描述的方法包括工艺集成方案，该工艺集成方案实现多晶硅化物熔丝元件和高k/金属栅极CMOS技术集成。更具体地，在一实施例中，光刻和蚀刻图案化工艺用于在替代栅极处理之前使虚设多晶硅结构凹入，以将多晶硅栅极有效地掩埋在层间电介质氧化膜下方。所保留的多晶硅栅极然后被硅化并用作一次性可编程熔丝结构。本文所描述的实施例可为未来技术节点实现熔丝元件架构的替代方案。而且，本文所描述的实施例提供超出标准金属熔断的可直接与基于高k和金属栅极的CMOS晶体管集成的选项。为了提供情境，栅电极最初由金属(例如，铝)形成。然而，对于许多技术节点，金属氧化物半导体场效应晶体管(M0SFET)已包含了由多晶硅制成的栅电极，以便允许离子注入(例如，自定义对相同电路中的N型或P型的掺杂)和硅化(以降低接触电阻)。因此，还采用硅化的多晶硅制造与电路中的M0SFET相关联的熔丝。可普遍实施所谓的“第一”工艺顺序以允许多晶硅的覆盖沉积、等离子蚀刻定义的栅极长度、轻掺杂尖端区域、电介质侧壁间隔、和自对准的源极/漏极(即，栅电极)。随着在最新的技术节点中M0SFET的尺寸不断缩小，多晶硅耗尽成为日益严重的问题。作为结果，栅电极现在还由金属制成。然而，栅电极通常不再严格由铝形成。为了实现期望的功函数，栅电极现通常由过渡金属、过渡金属的合金、或过渡金属氮化物形成。然而，金属栅极的采用还为替代的所谓的“后栅极”工艺提供了优势。后栅极工艺的实现包括所谓的“替代栅”工艺，“替代栅”工艺允许将不同金属用于电路中的N-FET和P-FET。当栅电极中的材料由多晶硅变回金属时，线的后端(BE0L)金属熔丝变成标准熔丝结构。然而，由于技术缩放和后端电阻增加，金属熔丝被证明难以维持熔丝元件和寄生路由电阻之间的电阻差。另一方面，多晶硅化物熔丝是在编程晶体管的同一层次上，并且通常不受到低电阻差问题的影响，从而可能提供改进的熔丝技术。而且，本文所描述的实施例可与平面型器件和架构兼容，但也与非平面架构兼容。因此，根据本专利技术的一个或多个实施例，还描述了基于非平面高k/金属栅极技术的多晶硅化物熔丝结构形成方法。如以下关于附图更详细描述的，本文所描述的一个或多个实施例涉及工艺集成方案，该方案实现在高k和金属栅极CMOS技术制造期间某些区域中的多晶硅保留。多晶硅被保留用于稍后熔丝元件的制造，例如，在多晶图案化工艺期间图案化熔丝元件。可执行光刻加工以实现集成方案的多晶硅保留部分。在一个此类实施例中，暴露最终应用作为多晶硅化物熔丝元件的多晶线(poly line)，而其它多晶硅栅极区域由光致抗蚀剂覆盖。随后可执行干法蚀刻加工，在此期间蚀刻和凹入多晶熔丝元件。在一个此类实施例中，在蚀刻和凹入工艺中实现在熔丝元件和周围的标准多晶栅极结构之间的不同多晶厚度。在图案化工艺之后，可执行多晶硅硅化工艺以制造多晶硅化物熔丝元件。虚设栅极和栅极替代工艺可然后用于在标准栅极区域中制造基于高K和金属栅极的晶体管。接着，在金属栅极填充和抛光工艺之后，可执行接触形成以提供放置在多晶硅化物熔丝元件上的接触。以上描述的工艺可与CMOS技术集成，并且在衬底的熔丝区域中添加多晶栅极凹入。作为CMOS可兼容的多晶硅化物熔丝结构示例，图1A示出了根据本专利技术的实施例的具有金属栅极和高k材料堆叠的M0S-FET晶体管的截面图。图1B示出了根据本专利技术的实施例的CMOS可兼容的多晶硅化物熔丝结构的截面图。将理解，可在共同的衬底上制造图1A和1B的结构，并由此图1B的多晶硅化物熔丝结构可与图1A的基于CMOS高k金属栅极的器件兼容。参照图1A，在衬底102 (诸如，块状单晶衬底)之中和之上形成M0S-FET晶体管ΙΟΟΑο栅极堆叠包括设置在衬底102之上的金属栅(MG)电极104和高k栅极电介质层106。在栅极堆叠的侧壁上形成间隔108，并且在间隔108的任一侧上形成层间电介质层110。在栅极堆叠的任一侧上的衬底102中设置源极和漏极区域112。本文档来自技高网...

【技术保护点】
一种半导体结构，包括：衬底；多晶硅化物熔丝结构，设置在衬底之上并且包括硅和金属；以及设置在衬底之上的金属氧化物半导体(MOS)晶体管结构，所述MOS晶体管结构包括金属栅电极。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：JY·D·叶，CH·杨，W·M·哈佛滋，J·帕克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US