半导体存储器件及其操作方法技术

根据本发明专利技术的一实施例的半导体存储器件包括分别耦接至第一字线群组和第二字线群组的第一单元串和第二单元串。一种操作所述半导体存储器件的方法可以包括通过施加通过电压至所述第二字线群组以在所述第二单元串中形成通道；通过所述位线以将在所述第一单元串的存储单元中耦接至所述第一字线群组的选中的字线的选中的存储单元的数据反映在所述第二单元串的通道上；以及通过经由所述位线以感测所述第二单元串的电荷量，来确定选中的存储单元的数据。

【技术实现步骤摘要】
【专利说明】相关申请的交叉引用本申请主张2014年7月15日申请的韩国专利申请号10-2014-0089235的优先权，其内容通过引用合并于此。
本专利技术的各种范例的实施例是总体而言涉及一种电子器件，并且更具体而言是涉及一种。
技术介绍
半导体存储器件是利用例如是硅(Si)、锗(Ge)、砷化镓(GaAs)或是磷化铟(InP)的半导体来体现。半导体存储器件被分类成为易失性(volatile)存储器件和非易失性存储器件。易失性存储器件在电源切断时可能会失去所储存的数据。易失性存储器件的例子包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器件可以保存所储存的数据，而不论电源的通/断状况为何。非易失性存储器的例子包括只读存储器(R0M)、掩蔽型只读存储器(MR0M)、可编程只读存储器(PR0M)、可擦除可编程只读存储器(EPR0M)、电性可擦除的可编程只读存储器(EEPR0M)、闪存、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪存可以被分类成为N0R型存储器和NAND型存储器。为了改善半导体存储器件的集成度，已经对具有一种三维的阵列结构的半导体存储器件进行了研究。
技术实现思路
本专利技术是针对于一种具有改善的读取速度的。根据本专利技术的一实施例的操作半导体存储器件的方法，所述半导体存储器件包括共享位线并且分别耦接至第一字线群组和第二字线群组的第一单元串和第二单元串，所述方法可以包括:通过施加第一通过电压至所述第二字线群组以在所述第二单元串中形成通道；通过所述位线以将所述第一单元串的存储单元之中的耦接至所述第一字线群组的选中的字线的选中的存储单元的数据反映(reflect)在所述第二单元串的通道上；以及通过经由所述位线以感测所述第二单元串的电荷量，来确定选中的存储单元的数据。所述通道在所述第二单元串中的形成可以包括:施加位线电压至所述位线；以及通过电连接所述第二单元串至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。选中的存储单元的数据在所述第二单元串的通道上的反映可以包括将选中的存储单元的数据反映在所述位线，其中所述第二单元串的电荷量是随着所述位线的电压而改变。所述操作方法可以进一步包括在选中的存储单元的数据被反映在所述第二单元串的通道上之后，将所述第二单元串与所述位线电性分离。选中的存储单元的数据的确定可以包括:通过施加第二通过电压至所述第二字线群组以在所述第二单元串中形成所述通道；以及电连接所述第二单元串的通道至所述位线，以将所述第二单元串的电荷量反映在所述位线上。选中的存储单元的数据的确定可以进一步包括通过感测所述位线的电压以确定选中的存储单元的数据。在选中的存储单元的数据的确定中，所述第一单元串可以与所述位线电性分离。所述操作方法可以进一步包括:通过施加位线电压至所述位线并且施加第二通过电压至所述第一字线群组，以在所述第一单元串中形成通道；以及通过电连接所述第一单元串至所述位线以响应于所述位线电压来初始化所述第一单元串的通道。选中的存储单元的数据的确定可以在选中的存储单元的数据被反映在所述第二单元串的通道上之后的预定时间段内被执行。根据本专利技术的另一实施例的半导体存储器件可以包括第一单元串，其耦接至第一字线群组；第二单元串，其耦接至第二字线群组并且适于与所述第一单元串共享位线；以及外围电路，其适于通过施加通过电压至所述第二字线群组以在所述第二单元串中形成通道，通过所述位线以将所述第一单元串中的选中的存储单元的数据反映在所述第二单元串的通道上，以及通过经由所述位线以感测所述第二单元串的通道的电荷量来确定选中的存储单元的数据。所述外围电路可以包括地址解码器，其耦接至所述第一及第二字线群组；以及页缓冲器，其适于提供位线电压至所述位线，其中所述地址解码器是适于:施加所述通过电压至所述第二字线群组以在所述第二单元串中形成所述通道，并且电连接所述第二单元串至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。所述地址解码器可以从所述第一字线群组选择字线，电连接所述第一单元串至所述位线并且将选中的存储单元的数据反映在所述位线上，并且所述第二单元串的通道的电荷量可以随着所述位线的电压而变化。根据本专利技术的另一实施例的操作半导体存储器件的方法可以包括:通过位线以将在第一单元串中的第一页的数据位反映在第二单元串的通道上，其中所述第一及第二单元串是适于共享位线并且分别耦接至第一字线群组和第二字线群组；通过经由所述位线以感测所述第二单元串的通道的电荷量来确定并储存所述第一页的数据位；以及输出所述第一页的数据位。所述操作方法可以进一步包括:在所述第一页的数据位的输出期间，通过所述位线以将在所述第一单元串中的第二页的数据位反映在第三单元串的通道上，其中所述第三单元串是耦接至第三字线群组并且适于与所述第一单元串共享所述位线。所述操作方法可以进一步包括:通过经由所述位线以感测所述第三单元串的通道的电荷量来确定并储存所述第二页的数据位，以及输出所述第二页的数据位。所述第三单元串的通道的电荷量的感测可以是在所述第一页的数据位的输出期间被执行的。所述操作方法可以进一步包括:在所述第一页的数据位的输出期间，通过所述位线以将所述第一单元串的第二页的数据位反映在所述第二单元串的通道上。所述操作方法可以进一步包括:通过经由所述位线以感测所述第二单元串的通道的电荷量来确定并储存所述第二页的数据位，以及输出所述第二页的数据位。所述操作方法可以进一步包括:在所述第一页的数据位的输出期间，通过所述位线以将第三单元串的第二页的数据位反映在所述第二单元串的通道上；通过经由所述位线以感测所述第二单元串的通道的电荷量来确定并储存所述第二页的数据位；以及输出所述第二页的数据位，其中所述第三单元串是耦接至第三字线群组并且适于与所述第二单元串共享所述位线。所述操作方法可以进一步包括:在所述第一页的数据位的输出期间，通过所述位线以将第三单元串的第二页的数据位反映在第四单元串的通道上；通过经由所述位线以感测所述第四单元串的通道的电荷量来确定并储存所述第二页的数据位；以及输出所述第二页的数据位，其中所述第三及第四单元串是适于共享位线，并且分别耦接至第三字线群组和第四字线群组。【附图说明】图1是描绘一种半导体存储器件的框图；图2是描绘图1中所示的存储单元阵列的框图；图3是描绘图1中所示的页缓冲器中的一个页缓冲器的框图；图4是描绘根据本专利技术的一实施例的读取方法的流程图；图5是描绘图4中所示的步骤S110和步骤S120的一实施例的时序图；图6是概念上描绘图4中所示的步骤S110的图；图7是概念上描绘图4中所示的步骤S120的图；图8是描绘图4中所示的步骤S130的一实施例的时序图；图9是概念上描绘图4中所示的步骤S130的图；图10是描绘操作根据本专利技术的一实施例的半导体存储器件的方法的流程图；图11是描绘操作根据本专利技术的另一实施例的半导体存储器件的方法的流程图；图12是描绘图1中所示的存储单元阵列的一实施例的框图；图13是描绘图12中所示的存储块中的一个存储块的一实施例的电路图；图14是描绘图12中所本文档来自技高网...

【技术保护点】
一种半导体存储器件的操作方法，所述半导体存储器件包括第一单元串和第二单元串，所述第一单元串和第二单元串共享位线并且分别耦接至第一字线群组和第二字线群组，所述操作方法包括：通过施加第一通过电压至所述第二字线群组，以在所述第二单元串中形成通道；通过所述位线以将所述第一单元串的存储单元之中的耦接至所述第一字线群组的选中的字线的选中的存储单元的数据反映在所述第二单元串的通道上；以及通过经由所述位线感测所述第二单元串的电荷量，来确定选中的存储单元的数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林仁根，李珉圭，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR