本发明专利技术特别涉及一种应用于嵌入式系统的BCH编码装置及其控制方法。该应用于嵌入式系统的BCH编码装置，由AVALON从端口，内部寄存器组，状态机，双口RAM和BCH编码电路模块组成，可以匹配目前流行的嵌入式系统的32位总线，32位并行的完成BCH（4200,4096,8）编码，无需CPU干预。该应用于嵌入式系统的BCH编码装置及其控制方法，只需简单写入数据和指令，后续操作均由状态机执行，无需CPU参与，有效的提高了BCH的计算速率，并且采用32位线宽，采用BCH（4200,4096,8）的码字，有效的匹配了总线的宽度，并且接口设计符合总线规范，可以方便的移植到嵌入式系统中，大大减少开发周期，具有广阔的应用前景。
【技术实现步骤摘要】
本专利技术涉及BCH编码
，特别涉及一种应用于嵌入式系统的BCH编码装置及其控制方法。
技术介绍
BCH码是一种循环码，通过指定有限域上连续的根来构造，具有多位的前向纠错能力。BCH (4200，4096，8)码，是一种纠错能力为8，信息位为40961^丨，码长为420013^的纠错码，在现代嵌入式和通信领域有着广泛的应用。现在的BCH编码电路一般是专用的电路，没有考虑到可移植性和总线的数据匹配的问题，使用的时候还需要再做其他的外围电路设计或者改装，延长了系统的开发周期，并且在实时速率要求较高的领域编码速度显得不足。N1sII嵌入式系统是基于S0PC技术，在FPGA内实现S0C，方便建立各种硬件模块，并且提供了大量的外设和系统的驱动函数，加速了系统的开发流程，在现代电子领域有着越来越广泛的应用。针对以上问题，在可配置的N1s II嵌入式系统平台上，本专利技术设计了一种应用于嵌入式系统的BCH编码装置。可以有效的提高的编码速率和总线两端的数据匹配，并且大大提高了编码电路的可移植性，可以方便的移植到嵌入式系统中去。
技术实现思路
本专利技术为了弥补现有技术的缺陷，提供了一种简单高效的应用于嵌入式系统的BCH编码装置及其控制方法。本专利技术是通过如下技术方案实现的: 一种应用于嵌入式系统的BCH编码装置，其特征在于:由Avalon从端口，内部寄存器组，状态机，双端口 RAM和BCH编码电路模块组成，所述Avalon从端口通过标准接口分别连接到与所述内部寄存器组以及双端口 RAM，所述状态机分别与所述内部寄存器组和BCH编码电路模块相连接，所述BCH编码电路还连接到与双端口 RAM ;同时，所述Avalon从端口还连接到Avalon总线，N1s II处理器通过Avalon总线连接到Avalon从端口，片上RAM作为N1s II处理器的程序存储空间也连接到Avalon总线。所述内部寄存器组包括状态寄存器，命令寄存器，中断寄存器和地址寄存器，所述状态寄存器，命令寄存器，中断寄存器和地址寄存器均与Avalon从端口以及状态机相连接。所述BCH编码电路模块内部包括并行计算矩阵和计算结果保存寄存器，所述并行计算矩阵与计算结果保存寄存器相互连接，且都与双端口 RAM连接。所述并行计算矩阵采用32位并行计算，与N1s II处理器32位数据位宽相匹配。本专利技术应用于嵌入式系统的BCH编码装置，由Verilog硬件描述语言设计。本专利技术应用于嵌入式系统的BCH编码装置的控制方法，其特征在于包括以下步骤: (1)在N1sII IDE开发环境下编写BCH硬件编码装置的设备驱动函数，设备驱动函数通过对寄存器映像的操作实现与硬件控制装置的通信，完成对BCH编码器电路和双端口RAM的初始化； (2)根据步骤(1)中编写的所述设备驱动函数，构造出BCH编码的系统的API函数，包括初始化函数，双端口 RAM读写函数，命令写入函数，地址寄存器写入函数，检查状态寄存器函数，中断服务函数和报错函数； (3)对硬件系统上电复位，初始化BCH编码电路和双端口RAM ； (4)N1s II处理器写入软件初始化函数，再次初始化，并检查状态寄存器，若成功进行下一步，如果超过Is钟仍不成功，则提示错误； (5)调用双端口RAM写入函数和地址寄存器写入函数，将编码需要的信息位，写入双端口 RAM，并将起始地址写入地址寄存器； (6)调用命令寄存器写入函数，写入控制命令，开始编码； (7)等待响应编码完成中断，若超过Is钟系统未能响应中断则提示错误；否则编码完成，则表示完成了一次编码。本专利技术的有益效果是:该应用于嵌入式系统的BCH编码装置及其控制方法，只需简单写入数据和指令，后续操作均由状态机执行，无需CPU参与，有效的提高了 BCH的计算速率，并且采用32位线宽，采用BCH (4200,4096,8)的码字，有效的匹配了总线的宽度，并且接口设计符合总线规范，可以方便的移植到嵌入式系统中，大大减少开发周期，具有广阔的应用前景。【附图说明】附图1为本专利技术应用于嵌入式系统的BCH编码装置结构示意图。【具体实施方式】为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行详细的说明。应当说明的是，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。该应用于嵌入式系统的BCH编码装置，由Avalon从端口，内部寄存器组，状态机，双端口 RAM和BCH编码电路模块组成，所述Avalon从端口通过标准接口分别连接到与所述内部寄存器组以及双端口 RAM，所述状态机分别与所述内部寄存器组和BCH编码电路模块相连接，所述BCH编码电路还连接到与双端口 RAM ;同时，所述Avalon从端口还连接到Avalon总线，N1s II处理器通过Avalon总线连接到Avalon从端口，片上RAM作为N1sII处理器的程序存储空间也连接到Avalon总线。所述内部寄存器组包括状态寄存器，命令寄存器，中断寄存器和地址寄存器，所述状态寄存器，命令寄存器，中断寄存器和地址寄存器均与Avalon从端口以及状态机相连接。所述BCH编码电路模块内部包括并行计算矩阵和计算结果保存寄存器，所述并行计算矩阵与计算结果保存寄存器相互连接，且都与双端口 RAM连接。所述并行计算矩阵采用32位并行计算，与N1s II处理器32位数据位宽相匹配。该应用于嵌入式系统的BCH编码装置，由Verilog硬件描述语言设计，可以方便地挂接在N1s II嵌入式系统的Avalon总线上，从而有效的实现数据匹配，方便移植并且具有较高的编码效率。该应用于嵌入式系统的BCH编码装置，各部分的功能如下: Avalon从端口:实现N1s II处理器对BCH编码装置的控制，接收来自处理器的控制信号。...
【技术保护点】
一种应用于嵌入式系统的BCH编码装置，其特征在于：由Avalon从端口，内部寄存器组，状态机，双端口RAM和BCH编码电路模块组成，所述Avalon从端口通过标准接口分别连接到与所述内部寄存器组以及双端口RAM，所述状态机分别与所述内部寄存器组和BCH编码电路模块相连接，所述BCH编码电路还连接到与双端口RAM；同时，所述Avalon从端口还连接到Avalon总线，Nios Ⅱ处理器通过Avalon总线连接到Avalon从端口，片上RAM作为Nios II处理器的程序存储空间也连接到Avalon总线。
【技术特征摘要】
【专利技术属性】
技术研发人员：滕达，郑亮，毕研山，
申请(专利权)人：浪潮集团有限公司，
类型：发明
国别省市：山东;37
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