使用新兴非易失性存储器元件及快闪存储器制造技术

本申请涉及使用新兴非易失性存储器元件及快闪存储器。本发明专利技术提供存储器装置及操作存储器装置的方法，例如涉及用新兴非易失性存储器(NV)元件取代典型静态及/或动态组件的存储器架构的那些存储器装置及方法。所述新兴NV存储器元件可取代常规锁存器，可充当快闪存储器阵列与外部装置之间的高速度接口，且还可用作快闪存储器阵列的高性能高速缓冲存储器。

【技术实现步骤摘要】
【专利说明】使用新兴非易失性存储器元件及快闪存储器本申请为专利技术名称为“使用新兴非易失性存储器元件及快闪存储器”的原中国专利技术专利申请的分案申请。原申请的申请号为201080026842.4，申请日为2010年6月4日。
本文描述的实施例涉及快闪存储器装置且更特定来说涉及具有与其一起使用的新兴非易失性(NV)存储器元件的快闪存储器装置。
技术介绍
存储器一般可表征为易失性或非易失性。易失性存储器(举例来说，大多数类型的随机存取存储器(RAM))需要恒定电力来维持所存储的信息。非易失性存储器不需要电力来维持所存储的信息。各种类型的非易失性存储器包括只读存储器(ROM)、可擦除可编程只读存储器(EPROM)及电可擦除可编程只读存储器(EEPROM)。快闪存储器是与单元相反以块编程及擦除的一种类型的EEPR0M。常规快闪存储器装置包括多个存储器单元，每一单元提供有由绝缘层覆盖的浮动栅极。还存在上覆所述绝缘层的控制栅极。在所述浮动栅极下面的是夹于浮动栅极与单元衬底之间的另一绝缘层。此绝缘层为氧化物层且通常称作隧道氧化物。所述衬底含有经掺杂的源极区及漏极区，其中沟道区安置于所述源极区与所述漏极区之间。在快闪存储器装置中，带电浮动栅极表示一个逻辑状态，例如，逻辑值“0”，而不带电浮动栅极表示相反的逻辑状态，例如，逻辑值“I”。通过将浮动栅极置于这些带电状态中的一者中来编程快闪存储器单元。通过任何数目种方法将电荷注入或写入到浮动栅极上，所述方法包括(例如)突崩注入、沟道注入、福勒-诺德汉(Fowler-Nordheim)穿隧及沟道热电子(CHE)注入。可通过任何数目种方法(包括(例如)福勒-诺德汉穿隧)来放电或擦除浮动栅极。此类型的快闪存储器元件是基于晶体管的非易失性存储器元件。“NAND”及“N0R”架构是两种常见类型的快闪存储器架构。NAND快闪存储器已获得胜过NOR快闪存储器的广泛普及性，因为NAND快闪存储器可在给定硅区域中填装较大数目个存储单元，从而使NAND具有胜过其它非易失性存储器的密度及成本优势。NAND快闪存储器装置通常利用NAND快闪控制器来以逐页方式将数据写入到NAND。图1中图解说明实例性NAND存储器阵列10。页12通常编组成块14，其中块是NAND快闪存储器装置的最小可擦除单位。举例来说但不进行限制，典型NAND快闪存储器装置含有每页122，112个字节的存储量且块14中含有64或128个页的存储量。图1图解说明块14包含64个页12。对于总共具有2，112个字节的页12，存在2，048字节数据区域16及64字节备用区域18。备用区域18通常用于错误校正码(ECC)、冗余单元及/或其它软件开销功能。可在所图解说明的阵列10中编程的最小实体是位。图2图解说明NAND快闪存储器装置110，其具有存储器阵列120及通过数据线(其统称为位线(BL))连接到存储器阵列120的感测电路130。阵列120包含典型的基于晶体管的非易失性快闪存储器元件。当待将数据写入到NAND存储器阵列中时，最初将数据加载到感测电路130中。一旦所述数据被锁存，便使用编程操作将一页数据写入到存储器阵列120中的存储器单元的页中的一者中。感测电路130通常包含易失性静态或动态存储器元件。图3中图解说明感测电路130的一部分的简化示意图。如图可见，存在包含以下器件的感测操作电路132:三个η沟道MOSFET晶体管134、136、138 ;数据锁存器140 ;高速缓冲存储器锁存器150及额外η沟道MOSFET晶体管160、162、164、166、168。数据锁存器140图解说明为包含交叉耦合反相器142、144。高速缓冲存储器锁存器150图解说明为包含交叉耦合反相器152、154。反相器142、144、152、154可各自由(例如)η沟道CMOS晶体管及P沟道晶体管组成，所述晶体管经配置以使其栅极耦合在一起且η沟道晶体管的至少一个源极/漏极节点耦合到P沟道晶体管的源极/漏极节点。因此，所图解说明的实例中的数据锁存器140及高速缓冲存储器锁存器150实施为静态存储器元件，如果从电路130移除电力那么所述存储器元件将丢失其内容。因此，如果到阵列110(图2)的电力在将经锁存数据拷贝到NAND存储器阵列中之前丢失那么可发生其中经锁存数据可丢失的情况。因此，本申请案的专利技术者了解期望在电力故障或类似条件的情况下防止经锁存信息丢失。以图3实例继续，当激活连接到晶体管166、168的栅极的数据加载/输出启用信号data_load/out_en时，数据Da、Db经由高速缓冲存储器锁存器150输入到感测电路130中。通常，数据Da为数据Db的互补，且反之亦然。连接于晶体管160的栅极处的数据信号Data将数据锁存器140耦合到高速缓冲存储器锁存器150。当数据信号Data处于激活晶体管160的电平时，经锁存数据从高速缓冲存储器锁存器150传送到数据锁存器140。检验启用信号Verify_en用于激活连接到晶体管164的晶体管162。晶体管164的栅极连接到数据锁存器140。连接到数据锁存器140的晶体管160的相同节点还连接到感测操作电路132内的晶体管138的节点。预充电启用信号precharge_en控制晶体管136，而位线感测信号blsn控制晶体管134。晶体管134的节点连接到写入多路复用器(wmux)，其中基于输入数据的待写入数据dw发送到且最终存储于利用基于晶体管的存储器元件的常规非易失性存储器阵列中。如可从所图解说明的实例看出，需要许多晶体管来实施感测电路130。期望减少感测电路130中使用的电路。还期望增加感测电路130的速度。
技术实现思路
本专利技术涉及存储器装置及操作存储器装置的方法，在该存储器装置中，典型的静态和/或动态组件被新兴非易失性NV存储器元件所替代。该新兴非易失性存储器元件能够替代静态和动态锁存器，能够起到快闪存储器与外部装置之间的接口的作用，并能够用作高速缓冲存储器锁存器以用于快闪存储器阵列。【附图说明】图1图解说明实例性NAND快闪存储器阵列。图2图解说明具有存储器阵列及感测电路的实例性NAND快闪存储器装置。图3图解说明图2的阵列中使用的感测电路的示意图。图4图解说明根据本文描述的实施例构造的实例性快闪存储器装置。图5及图6图解说明具有图4的阵列中使用的新兴NV元件的实例性感测电路的示意图。图7图解说明根据本文描述的另一实施例构造的实例性快闪存储器装置。图8图解说明包含根据本文揭示的实施例构造的新兴NV高速缓冲存储器的实例性快闪存储器模块。图9图解说明与根据本文揭示的实施例构造的快闪存储器芯片堆叠在一起的新兴NV高速缓存芯片的封装的实例。图10展示并入根据本文揭示的实施例构造的至少一个快闪存储器装置的处理器系统。图11展示并入根据本文揭示的实施例构造的至少一个快闪存储器装置的通用串行总线(USB)存储器装置。【具体实施方式】本文描述的实施例是指新兴NV(非易失性存储器元件)。如本文使用，且根据相关存储器领域中的技术人员的一般理解，“新兴NV存储器元件”意指不基于晶体管的非易失性存储器元件，例如相变随机存取存储器(PCRAM)、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(PRAM)、铁本文档来自技高网...

【技术保护点】
一种存储器装置，其包含：多个基于晶体管的非易失性存储器元件，其被安排在第一多个存储器块中；及多个新兴非易失性存储器元件，其被安排在至少一个第二存储器块中，所述至少一个第二存储器块经配置以操作为用于所述第一多个存储器块的坏存储器块的冗余存储器块。

【技术特征摘要】
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【专利技术属性】
技术研发人员：拉明·古德西，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US