本实用新型专利技术涉及一种GOA单元、栅极驱动电路及显示装置。所述GOA单元包括驱动模块，所述驱动模块用于将第一时钟信号从所述GOA单元的输出端输出，所述GOA单元还包括下拉模块，所述下拉模块与驱动模块连接，以及和至少一个低电压端连接，其用于在所述GOA单元输出关闭信号时，将至少一个低电压端提供的低电压信号输入到驱动模块的控制端，以使所述驱动模块处于关闭状态，以使所述驱动模块在该低电压端的控制下处于关闭状态。上述GOA单元可以避免栅线的误开启，使像素不会被充电，显示错误的图像，这样就克服所谓“画异”现象。
【技术实现步骤摘要】
本技术涉及显示
，具体地，涉及一种G0A单元、栅极驱动电路及显示 目.ο
技术介绍
在显示装置中，栅极驱动电路提供开启信号，使多行像素依次、逐行开启，实现显示。一般地，栅极驱动电路包括多级移位寄存器，每级移位寄存器与一行像素对应；在一行像素开启时，该行像素对应的移位寄存器生成驱动信号，输入到与该行像素连接的栅线中，从而驱动该行像素开启。目前，为了实现显示装置的轻薄化，越来越多的栅极驱动电路采用G0A技术(Gateon Array,即把栅驱动芯片制备在阵列基板上)，在采用G0A技术的栅极驱动电路中，其移位寄存器称之为G0A单元。在现有的显示装置中，每级G0A单元在驱动其对应的一行像素开启后输出关闭信号，且处于悬浮(Flooding)状态；在此情况下，由于信号串扰，处于悬浮状态的G0A单元容易被耦合进入的信号误开启，从而导致与该G0A单元对应的一行像素被充电，从而显示错误的图像，即所谓“画异”现象。
技术实现思路
本技术旨在至少解决现有技术中存在的技术问题之一，提出了一种G0A单元、栅极驱动电路及显示装置，其可以避免栅线的误开启，使像素不会被充电，显示错误的图像，这样就克服所谓“画异”现象。为实现本技术的目的而提供一种G0A单元，其包括驱动模块，所述驱动模块用于将第一时钟信号从所述G0A单元的输出端输出，所述G0A单元还包括下拉模块，所述下拉模块与驱动模块连接，以及和至少一个低电压端连接，其用于在所述G0A单元输出关闭信号时，将至少一个低电压端提供的低电压信号输入到驱动模块的控制端，以使所述驱动模块在该低电压端的控制下处于关闭状态。其中，所述下拉模块包括第一子模块、第二子模块和第三子模块；所述第一子模块的第一端与驱动模块的控制端连接，第二端与一低电压端连接，第三端与第二子模块和第三子模块连接；所述第二子模块的第一端连接输入信号端，第二端连接第二时钟信号，第三端和第一子模块连接；第三子模块的第一端与一低电压端连接，第二端与驱动模块的控制端连接，第三端与第一子模块连接。其中，所述下拉单元还包括第四子模块；所述第四子模块的第一端与所述G0A单元的输出端连接，第二端与一低电压端连接，第三端与第二子模块和第三子模块连接。其中，所述第一子模块包括第四晶体管；所述第四晶体管的控制极属于第一子模块的第三端，其和第二子模块、第三子模块连接；源极属于第一子模块的第二端，其和一低电压端连接；漏极属于第一子模块的第一端，其与驱动模块的控制端连接。其中，所述第四子模块包括第五晶体管；所述第五晶体管的控制极为第四子模块的第三端，其与第二子模块、第三子模块连接；源极为第四子模块的第二端，其和一低电压端连接；漏极为第四子模块的第一端，其与所述G0A单元的输出端连接。其中，所述第二子模块包括第一晶体管和第二晶体管；所述第一晶体管的控制极为所述第二子模块的第二端，其与第二时钟信号连接；源极为所述第二子模块的第一端，其与输入信号端连接；漏极与第二晶体管的控制极和源极连接；所述第二晶体管的漏极为所述第二子模块的第三端，其与第一子模块连接；所述输入信号端为高电压端或第二时钟信号。其中，所述第三子模块包括第三晶体管；所述第三晶体管的控制极为所述第三子模块的第二端，其与驱动模块的控制端连接；源极为所述第三子模块的第一端，其与一低电压端连接；漏极为所述第三子模块的第三端，其与第一子模块连接。其中，所述第一子模块包括第四晶体管；所述第二子模块包括第一晶体管和第二晶体管；所述第三子模块包括第三晶体管；所述第一晶体管的控制极与第二时钟信号连接，源极与输入信号端连接，漏极与第二晶体管的控制极和源极连接；所述第二晶体管的漏极与第四晶体管的控制极连接；所述第三晶体管的控制极与驱动模块的控制端连接，源极与一低电压端连接，漏极与第四晶体管的控制极连接；所述第四晶体管的源极与一低电压端连接，漏极与驱动模块的控制端连接；所述输入信号端为高电压端或第二时钟信号。其中，与所述第三晶体管的源极连接的低电压端和与第四晶体管的源极连接的低电压端为同一电压端。其中，所述下拉模块还包括第四子模块，所述第四子模块包括第五晶体管；所述第五晶体管的控制极与第二子模块、第三子模块连接；源极和一低电压端连接；漏极与所述G0A单元的输出端连接。其中，与所述第三晶体管的源极连接的低电压端、与第四晶体管的源极连接的低电压端和与第五晶体管的源极连接的低电压端为同一电压端。其中，所述G0A单元还包括上拉模块，所述上拉模块的输出端与驱动模块连接，用于向所述驱动模块输入上拉信号，所述上拉信号使所述驱动模块开启。其中，所述驱动模块包括驱动晶体管；所述驱动晶体管的控制极为驱动模块的控制端，其与所述上拉模块的输出端连接；所述驱动晶体管的源极与第一时钟信号连接，漏极与所述G0A单元的输出端连接。其中，所述G0A单元还包括复位模块，所述复位模块与驱动模块连接，用于向所述驱动模块及所述G0A单元的输出端输入低电压信号，将所述驱动模块关闭，以及将所述G0A单元输出的信号下拉。其中，所述上拉模块包括第六晶体管和第一电容；所述第六晶体管的控制极和源极与上拉信号连接，漏极与驱动晶体管的控制极连接;所述第一电容的第一端连接在所述第六晶体管的漏极与驱动晶体管的控制极之间，第二端与所述GOA单元的输出端连接。其中，所述复位模块包括第八晶体管和第九晶体管；所述第八晶体管的控制极与复位信号端连接，源极与一低电压端连接，漏极与驱动模块的控制端连接；所述第九晶体管的控制极与复位信号端连接，源极与一低电压端连接，漏极与所述G0A单元的输出端连接。 其中，所述输入信号端输出的电压等于栅极驱动电路的开启电压。作为另一个技术方案，本技术还提供一种栅极驱动电路，其包括本技术提供的上述G0A单元。作为另一个技术方案，本技术还提供一种显示装置，其包括本技术提供的上述栅极驱动电路。本技术具有以下有益效果:本技术提供的G0A单元，在其输出关闭信号时，下拉模块将所述驱动模块的控制端与至少一个低电压端连通，这样，所述低电压端向驱动模块的控制端输入低电压信号，会使驱动模块在该过程中会始终保持关闭，从而，可以避免驱动模块被因信号串扰而耦合进入的信号开启，在此情况下，G0A单元会始终维持输出关闭信号的状态，而不会如现有技术中所述的错误地输出开启信号，进而，避免了栅线的误开启，使像素不会被充电，显示错误的图像，这样就克服所谓“画异”现象。本技术提供的栅极驱动电路，其采用本技术提供的G0A单元，可以避免栅线的误开启，使像素不会被充电，显示错误的图像，这样就克服所谓“画异”现象。本技术提供的显示装置，其采用本技术提供的栅极驱动电路，可以避免栅线的误开启，使像素不会被充电，显示错误的图像，这样就克服所谓“画异”现象。【附图说明】附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本技术，但并不构成对本技术的限制。在附图中:图1为本技术实施方式提供的G0A单元的示意图；图2为图1所示G0A单元的一种电路图；图3为图2所示电路图中各信号的时序图；图4为图1所示G0A单元的另一种电路图；图5为第四晶体管的源极和第三晶体管的源极所连接的低电压本文档来自技高网...
【技术保护点】
一种GOA单元，包括驱动模块，所述驱动模块用于将第一时钟信号从所述GOA单元的输出端输出，其特征在于，所述GOA单元还包括下拉模块，所述下拉模块与驱动模块连接，以及和至少一个低电压端连接，其用于在所述GOA单元输出关闭信号时，将至少一个低电压端提供的低电压信号输入到驱动模块的控制端，以使所述驱动模块处于关闭状态。
【技术特征摘要】
【专利技术属性】
技术研发人员：上官星辰，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：北京;11
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