基于量子阱的半导体器件制造技术

描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。

【技术实现步骤摘要】

本专利技术的实施例处于半导体器件的领域中，具体来说，处于基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法的领域中。
技术介绍
在过去数十年，集成电路中的特征的按比例缩小一直是不断成长的半导体工业背后的驱动力。按比例缩小到越来越小的特征使得在半导体芯片的有限固定面积上的功能单元的密度能够增加。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器件，有助于制造具有增加的容量的产品。但是，不断地争取更多容量不是没有问题的。优化各器件的性能的必要性变得越来越明显。在外延生长的半导体异质结构、例如在II1-V材料系统中形成的量子阱器件，由于低的有效质量连同通过增量掺杂而降低的杂质散射，在晶体管沟道中提供异常高的载流子迀移率。这些器件提供高驱动电流性能，并且看来有希望用于将来的低功率、高速逻辑应用。【附图说明】图1示出按照本专利技术的一个实施例的基于量子阱的半导体器件的截面图。图2示出按照本专利技术的一个实施例的基于量子阱的半导体器件的截面图。图3是流程图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。图4A示出截面图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。图4B示出截面图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。图4C示出截面图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。图4D示出截面图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。图4E示出截面图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。图4F示出截面图，表示按照本专利技术的一个实施例的基于量子阱的半导体器件的制造中的操作。【具体实施方式】描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。在以下描述中，提出诸如材料体系和器件特性之类的许多具体细节，以便提供对本专利技术的实施例的透彻理解。本领域的技术人员会清楚，即使没有这些具体细节，也可实施本专利技术的实施例。在其它情况下，没有详细描述诸如图案化过程之类的众所周知的特征，以免不必要地影响对本专利技术的实施例的理解。此外，要理解，附图中所示的各种实施例是说明性表示，而不一定按比例绘制。本文所公开的是基于量子阱的半导体器件。在一个实施例中，基于量子阱的半导体器件包括布置在衬底之上并且具有量子阱沟道区的异质结构。源和漏材料区布置在量子阱沟道区之上。沟槽布置在源和漏材料区中，将源区与漏区分离。势皇层布置在沟槽中在源区与漏区之间。栅介电层布置在沟槽中在势皇层之上。栅电极布置在沟槽中在栅介电层之上。在一个实施例中，基于量子阱的半导体器件包括布置在衬底之上并且具有量子阱沟道区的异质结构。势皇层直接布置在量子阱沟道区上。源和漏材料区布置在势皇层之上。沟槽布置在源和漏材料区中，将源区与漏区分离。栅介电层布置在沟槽中在源区与漏区之间。栅电极布置在沟槽中在栅介电层之上。本文还公开的是形成基于量子阱的半导体器件的方法。在一个实施例中，一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。源和漏材料区在量子阱沟道区之上形成。沟槽在源和漏材料区中形成，以便提供与漏区分离的源区。栅介电层在沟槽中在源区与漏区之间形成。栅电极在沟槽中在栅介电层之上形成。按照本专利技术的一个实施例，栅-最后(gate-last)流程用于制造II1-V族或锗量子阱场效应晶体管(QWFET)器件。这种方式可实现下列特征中的一个或多个:(I)首先生长包括源和漏材料的所有材料，然后在源和漏材料中蚀刻沟道，以便容纳栅电极，(2)源和漏生长得到简化，因为不再需要再生长，并且可实现量子阱与掺杂源和漏之间的势皇的可能消除，(3)高带隙势皇材料和高K栅电介质在工艺流程中可稍后沉积，并且可通过原子层沉积(ALD)或金属有机化学汽相沉积(MO-CVD)来沉积，以及(4)栅-最后流程可使最低热预算能够应用于栅材料或者实现对那个操作的更准确控制，因为该操作在加工流程的那个部分中是最后的。在本文所示的各种实施例中，关键特征可包括栅沟槽的蚀刻、通过ALD或MOCVD进行的栅材料的沉积、以及外电阻(Rext)的整体减小，因为在一些实施例中，在源和漏区中不存在势皇，并且源和漏区是高度掺杂的II1-V族或锗材料。在一个实施例中，本文所述的方式使得在源和漏区中能够避免形成位错和杂质，否则，如果在蚀刻过程之后再生长源和漏区就可能发生这种情况。在一个实施例中，本文所述方式中的一些方式使得能够在工艺流程中的流水线处理结尾时沉积势皇材料，从而降低栅电极材料的有害热影响。在一个实施例中，本文所述方式中的一些方式使得能够仅在栅叠层区之下、在栅叠层与量子阱之间、而不是在源/漏区与量子阱之间形成势皇层。按照本专利技术的一个实施例，本文所述的栅-最后方式中的一个或多个方式使得能够使用在大约500摄氏度以上原本会恶化、例如在源和漏退火过程所需的温度下原本会恶化的势皇材料。在本专利技术的一个方面，半导体器件包括量子阱沟道区和仅覆盖量子阱沟道区的一部分的势皇层。图1示出按照本专利技术的一个实施例的基于量子阱的半导体器件的截面图。参照图1，基于量子阱的半导体器件100包括布置在衬底102之上并且包括量子阱沟道区106的异质结构104。源和漏材料区108布置在量子阱沟道区106之上。沟槽110布置在源和漏材料区108中，将源区108A与漏区108B分离。势皇层112布置在沟槽110中在源区108A与漏区108B之间。栅介电层114布置在沟槽110中在势皇层112之上。栅电极116布置在沟槽110中在栅介电层114之上。按照本专利技术的一个实施例，异质结构104可定义为一个或多个结晶半导体层的叠层，例如图1所示的叠层。在一个实施例中，沟槽110暴露量子阱沟道区106的顶面，并且势皇层112直接布置在量子阱沟道区106的暴露面上，如图1所示。但是，在另一个实施例中，源和漏材料区108直接布置在量子阱沟道区106上(如图所示)，沟槽110仅部分地布置到源和漏材料区108中，从而留下源和漏材料区108在沟槽110的底部的部分(未示出)，以及势皇层112直接布置在源和漏材料区108在沟槽110的底部的部分上(未示出)。在一个实施例中，量子阱沟道区106包括II1-V族材料，并且源和漏材料区108包括掺杂II1-V族材料区。在一个实施例中，栅介电层114由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成。在一个实施例中，栅电极116是金属栅电极。在一个实施例中，量子阱沟道区106包括II1-V族材料，并且源和漏材料区108包括掺杂II1-V族材料区，栅介电层114由诸如但不限于氧化铝(Al2O3)或氧化铪(HfO2)的高K材料组成，以及栅电极116是金属栅电极。衬底102可由适合于半导体器件制造的材料组成。在一个实施例中，衬底102是由可包括当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种基于量子阱的半导体器件，包括：异质结构，布置在衬底之上并且包括量子阱沟道区，所述量子阱沟道区具有最上表面；具有最下表面的源和漏材料区，布置在所述量子阱沟道区的所述最上表面之上并且直接布置在所述量子阱沟道区的所述最上表面上；布置在所述源和漏材料区中的沟槽，将所述源和漏材料区的源区与漏区分离；势垒层，布置在所述沟槽中在所述源区与所述漏区之间；栅介电层，布置在所述沟槽中在所述势垒层之上；以及栅电极，布置在所述沟槽中在所述栅介电层之上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G德维，RS曹，M拉多萨夫耶维奇，MV梅茨，R皮拉里塞蒂，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US