一种多层PCB叠板的排序防错方法及装置制造方法及图纸

本发明专利技术公开一种多层PCB叠板的排序防错方法，包括以下步骤：在不同层次的芯板上制作不同的防错图形；叠放一块芯板；获取叠放的芯板上的防错图形；判断获取的防错图形与控制系统中对应层次的标准防错图形是否一致：若否，取出叠放的芯板，重新叠放一块芯板；若是，判断芯板的层数是否等于预先设计的PCB层数：若否，叠放下一块芯板；若是，进行铆合。本方案还公开一种多层PCB叠板的排序防错装置。本方案在叠板过程中判断每块芯板上的防错图形的正确性，以保证各个芯板按规定的次序叠放，而且本方法使铆合操作在各个芯板的叠放次序均正确的情况下才能进行，避免叠放次序错误的芯板被铆合固定，从而避免芯板的报废和浪费。

【技术实现步骤摘要】

本专利技术涉及PCB叠板工艺
，尤其涉及一种多层PCB的叠板方法及装置，进一步地，涉及一种多层PCB叠板的排序防错方法及装置。
技术介绍
多层PCB是在压合工序由多张芯板按指定顺序通过高温高压压合而成。目前，将多张芯板按指定顺序排布叠放是由人工操作完成的，叠板过程中不可避免存在由于人为疏忽导致排序错误的异常。另外，PCB业界现有的检测手段无法有效地对芯板排序错误进行探测，导致问题产品难以被发现并流至客户，在客户贴装/封装后进行功能测试时才被发现，这将导致严重的生产成本损失。基于上述情况，我们有必要设计一种防错方法，在叠板过程中对芯板的排序进行有效监控，保证在压合前发现排序错误的芯板，避免芯板压合后无法重复利用而报废。
技术实现思路
本专利技术的一个目的在于：提供一种多层PCB叠板的排序防错方法，通过在不同层次的芯板上制作不同的防错图形，并在叠板过程中判断每块芯板上的防错图形的正确性，以保证各个芯板按规定的次序叠放。本专利技术的一个目的在于：提供一种多层PCB叠板的排序防错方法，使铆合操作在各个芯板的叠放次序均正确的情况下才能进行，避免叠放次序错误的芯板被铆合固定，从而避免芯板的报废和浪费。本专利技术的一个目的在于：提供一种多层PCB叠板的排序防错装置，通过在铆合平台上设置可对芯板进行扫描的扫描器，对每块芯板的叠放层次进行监控，避免叠板的排序错误，提高叠板工序的效率和可靠性。为达此目的，本专利技术采用以下技术方案：一方面，提供一种多层PCB叠板的排序防错方法，包括以下步骤：S10、在不同层次的芯板上制作不同的防错图形；S20、叠放一块所述芯板；S30、获取叠放的所述芯板上的所述防错图形；S40、判断获取的所述防错图形与控制系统中对应层次的标准防错图形是否一致：若否，取出叠放的所述芯板，并返回步骤S20；若是，进入步骤S50；S50、判断所述芯板的层数是否等于预先设计的PCB层数：若否，返回步骤S20；若是，进行铆合。优选的，所述芯板包括贴合的层次较小的上层和层次较大的下层，所述上层远离所述下层的一侧设置有所述防错图形。叠放所述芯板的过程中，层次较小的所述上层位于层次较大的所述下层的上方，使所述防错图形朝上，以保证所述防错图形能够快速、可靠地被获取。优选的，在步骤S40中，若判断获取的所述防错图形与控制系统中对应层次的标准防错图形不一致，所述控制系统中将会发出报警信号。所述报警信号采用警报灯、警报声和显示屏弹出报警窗口中的任意一种或者至少两种的组合。具体地，通过在不同层次的所述芯板上制作不同的所述防错图形，使不同层次的所述芯板得到有效区分，并在叠板过程中将叠放的每块所述芯板上的所述防错图形与控制系统中的标准防错图形进行对比，判断所述防错图形的正确性，以保证各个芯板按规定的次序叠放。另外，本方法使铆合操作在各个芯板的叠放次序均正确且所述芯板的层数等于预设的PCB层数的情况下才能进行，避免叠放次序错误或者层数错误的芯板被铆合固定，从而避免芯板的报废和浪费。作为一种多层PCB叠板的排序防错方法的优选的技术方案，所述防错图形包括主防错图形和备用防错图形，步骤S10中，在所述芯板的不同位置分别制作至少一个所述主防错图形和至少一个所述备用防错图形。优选的，所述主防错图形和所述备用防错图形一致。优选的，不同层次的所述芯板的所述防错图形的位置相同，即不同层次的所述芯板上的所述主防错图形位置相同，且不同层次的所述芯板上的所述备用防错图形位置相同。优选的，所述防错图形设置在所述芯板的板边工具区内，无需占用所述芯板的设计区域，能够提高对所述芯板的设计区域的利用率。优选的，所述主防错图形与所述备用防错图形位于所述芯板距离较远的两端。通过将所述主防错图形与所述备用防错图形设置在所述芯板距离较远的两端，能够最大限度地避免所述主防错图形与所述备用防错图形同时被破坏而造成图形缺失，从而导致无法获取所述防错图形。作为一种多层PCB叠板的排序防错方法的优选的技术方案，步骤S30具体包括以下步骤：S31、获取叠放的所述芯板上的所述主防错图形；S32、判断获取的所述主防错图形是否存在图形缺失：若否，以所述主防错图形作为防错图形进行输出；若是，进入步骤S33；S33、获取叠放的所述芯板上的所述备用防错图形；S34、判断获取的所述备用防错图形是否存在图形缺失：若否，以所述备用防错图形作为防错图形进行输出；若是，取出叠放的所述芯板，并返回步骤S20。具体地，对于所述主防错图形和所述备用防错图形均存在图形缺失而无法判断所述防错图形正确性的所述芯板，首先回收至返修区，然后分析图形缺失的原因，最后根据具体原因返修后重新上线使用。上述措施可以对仅仅是所述防错图形缺失的所述芯板进行充分利用，避免浪费，有效节约生产成本。作为一种多层PCB叠板的排序防错方法的优选的技术方案，在步骤S10之前，还包括以下步骤：S05、在控制系统中录入各个层次的所述芯板的标准防错图形。优选的，相同层次的所述芯板的标准防错图形相同。优选的，所述标准防错图形与对应层次的所述芯板的代码对应。作为一种多层PCB叠板的排序防错方法的优选的技术方案，步骤S20具体是在铆钉机的铆合平台上叠放所述芯板。作为一种多层PCB叠板的排序防错方法的优选的技术方案，所述防错图形是具有唯一识别图形的二维码。作为一种多层PCB叠板的排序防错方法的优选的技术方案，步骤S30中，所述防错图形通过扫描器扫描获取，所述扫描器每间隔固定时长对所述芯板进行一次扫描。优选的，所述固定时长是0.1秒以上5秒以下。优选的，所述固定时长是0.5秒、1秒、2秒、3秒或者4秒。另一方面，提供一种多层PCB叠板的排序防错装置，包括用于叠放芯板的铆合平台、用于获取所述芯板上的防错图形的扫描器和存储有标准防错图形的控制系统，所述扫描器与所述控制系统电连接，所述控制系统包括用于人机交互的显示器和用于存储数据的服务器，所述标准防错图形存储在所述服务器内，所述显示器与所述服务器电连接。优选的，所述服务器与设计部门的设计系统电连接，设计系统中的数据存储在所述服务器中。作为一种多层PCB叠板的排序防错装置的优选的技术方案，所述控制系统还包括用于逻辑控制的软件模块，所述软件模块内置于所述显示器内，所述软件模块分别与所述扫描器和所述服务器电连接。作为一种多层PCB叠板的排本文档来自技高网...

【技术保护点】
一种多层PCB叠板的排序防错方法，其特征在于，包括以下步骤：S10、在不同层次的芯板上制作不同的防错图形；S20、叠放一块所述芯板；S30、获取叠放的所述芯板上的所述防错图形；S40、判断获取的所述防错图形与控制系统中对应层次的标准防错图形是否一致：若否，取出叠放的所述芯板，并返回步骤S20；若是，进入步骤S50；S50、判断所述芯板的层数是否等于预先设计的PCB层数：若否，返回步骤S20；若是，进行铆合。

【技术特征摘要】
1.一种多层PCB叠板的排序防错方法，其特征在于，包括以下步骤：
S10、在不同层次的芯板上制作不同的防错图形；
S20、叠放一块所述芯板；
S30、获取叠放的所述芯板上的所述防错图形；
S40、判断获取的所述防错图形与控制系统中对应层次的标准防错图形是否
一致：
若否，取出叠放的所述芯板，并返回步骤S20；
若是，进入步骤S50；
S50、判断所述芯板的层数是否等于预先设计的PCB层数：
若否，返回步骤S20；
若是，进行铆合。
2.根据权利要求1所述的一种多层PCB叠板的排序防错方法，其特征在于，
所述防错图形包括主防错图形和备用防错图形，步骤S10中，在所述芯板的不
同位置分别制作至少一个所述主防错图形和至少一个所述备用防错图形。
3.根据权利要求2所述的一种多层PCB叠板的排序防错方法，其特征在于，
步骤S30具体包括以下步骤：
S31、获取叠放的所述芯板上的所述主防错图形；
S32、判断获取的所述主防错图形是否存在图形缺失：
若否，以所述主防错图形作为防错图形进行输出；
若是，进入步骤S33；
S33、获取叠放的所述芯板上的所述备用防错图形；
S34、判断获取的所述备用防错图形是否存在图形缺失：
若否，以所述备用防错图形作为防错图形进行输出；
若是，取出叠放的所述芯板，并返回步骤S20。
4.根据权利要求1所述的一种多层PCB叠板的排序防错方法，其特征在于，
在步骤S10之前，还包括以下步骤：
S05...

【专利技术属性】
技术研发人员：陈仁喜，柴绍东，黄兵，袁树华，李光龙，杨兴，颜金雷，邹艳丽，许德勤，
申请(专利权)人：东莞生益电子有限公司，
类型：发明
国别省市：广东;44