一种基于自适应控制电路的积相关算法实现系统技术方案

本发明专利技术公开了一种基于自适应控制电路的积相关算法实现系统，包括：自适应控制电路、数据并行化拆分处理模块、算法功能单元、加法器和输出控制电路，自适应控制电路连接数据并行化拆分处理模块、加法器和输出控制电路，算法功能单元和加法器连接输出控制电路。本发明专利技术随着图像尺寸条件的变化，控制电路可以自适应的将图像分成适宜计算的多个子部分，利用算法功能单元分别计算各个子部分的乘加值，求和取得要计算的乘累加项的值，根据计算一个图像匹配所需的算法功能单元的数目，相对应的并行路数相应减少，直至最少为一路，充分利用FPGA内部资源，实现最大化的算法并行，提高协处理器运算性能。

【技术实现步骤摘要】

本专利技术属于积相关算法
，具体涉及一种基于自适应控制电路的积相关算 法实现系统，利用自适应控制电路对积相关算法电路进行优化控制，实现积相关算法对不 同图像尺寸的自适应，达到算法效率与硬件资源使用的最优。
技术介绍
在图像处理、模式识别和信息搜索等众多领域，都需要对图像进行匹配运算。常用 的匹配运算有绝对差、均方差和积相关等多种，其中积相关算法具有精度高、适应性强、鲁 棒性好等优点，在众多领域得到了广泛应用。在工程实践上多采用归一化积相关，归一化积 相关算法的描述为： 设需要进行匹配运算的两幅图像用数字化灰度值表示的矩阵分别为A和B，其中 大图大小为MXN，小图大小为mXn，有m〈M，n〈N。相关匹配时，将大图中与小图大小相等、 方向相同的子图（后续简称子图）逐一取出，计算小图与子图之间的归一化积相关系数，如 式⑴所示。 式中u,V代表子图在大图中的位置坐标，，及分别是子图和小图的图像灰度 均值，如式（2)、式（3)所示。 完成大图中所有子图与小图的相关匹配计算后，就可以得到一个包含有 (M-m+1)X(N-n+1)个积相关系数的结果矩阵R，也称为相关曲面，得到相关曲面即完成了 积相关运算。 实际工程应用中算法实现时可通过将式（2)、式（3)代入式（1)中进行化简，优化 掉均值和，得到等价式（4)，更便于编程实现且精度较高。 由式（4)可以看出，积相关算法中包括了大量的乘法累加运算，计算量巨大，通 过软件实现需要较长的计算时间，所以在工程实践中，实时性要求严格的领域都需要通过FPGA硬件电路实现算法协处理器来辅助计算。基于FPGA实现的积相关协处理器的实现方 法就是利用硬件逻辑资源，实现式（4)中的全部数学计算。在式（4)描述中，积相关算法算量相比两个乘累加项来说都可乎略。所以，FPGA积相关协处理器的核心是由图像数据存 储及控制电路和并行乘法累加模块构成的算法功能单元，用于计算乘累加项。一般情况下 FPGA积相关协处理器的整体架构如图1所示。在FPGA器件中，特别对于算法协处理功能 FPGA来说，逻辑资源和存储资源是最重要的两项硬件资源，充分利用这两项资源是提高协 处理器性能的关键。实践中常用的设计手法是"面积换时间"法，即通过在FPGA中设计多 个算法功能单元，通过并行计算提高算法协处理器的运算速度，如附图2所示。 传统上的FPGA积相关协处理器需要根据算法需求情况，在设计初就确定好算法 功能单元中图像存储空间容量和多路乘加模块的乘加资源。举例说明，当匹配条件为小图 尺寸80X80时，FPGA算法协处理器准备一个全局的80X80存储空间，用于存储小图，同时 在每一个算法功能单元中准备出一个80X80的存储空间（用于存储子图）和两个80路的 乘加模块（用于计算两个乘累加项）。但是，当匹配条件并不确定，而是在一定范围内变化 时（如小图尺寸在32~64范围之间变化时，这是实际中常见的情况），FPGA算法协处理 器算法功能单元在设计时就要按照最大可能的需求（即64)来准备资源。这时的不足很明 显，一方面当实际进行尺寸小于64的匹配运算时，大量的存储资源和乘累加资源都浪费掉 了，附图3示意了小图尺寸为32X32时，FPGA积相关算法协处理器内部未充分利用的存储 和运算资源情况，实际资源利用率小于50% ;另一方面，当小图尺寸超过64时，原有设计已 经无法满足计算要求，需要重新设计。
技术实现思路
(一）要解决的技术问题 本专利技术要解决的技术问题是：针对图像尺寸等匹配条件不确定的积相关运算需 求，利用协处理器中实现的算法功能单元架构，设计一种基于自适应控制电路的积相关算 法实现系统，按照图像尺寸的大小变化自适应的组合一定数量的算法功能单元，构成特定 路数的并行运算来满足积相关运算要求，在适应尽可能大的图像尺寸范围的同时，实现 FPGA协处理器资源的最佳配比与利用。 (二）技术方案 为了解决上述技术问题，本专利技术提供一种基于自适应控制电路的积相关算法实现 系统，其包括：自适应控制电路、数据并行化拆分处理模块、算法功能单元、加法器和输出控 制电路，自适应控制电路连接数据并行化拆分处理模块、加法器和输出控制电路，算法功能 单元和加法器连接输出控制电路；算法功能单元和加法器均有多个，加法器分为多级，每个 一级加法器连接两个算法功能单元，每个后一级加法器连接两个其前一级加法器，实现累 加并行路数逐渐减少，直到一路；数据并行化拆分处理模块接收图像数据，并由自适应控制 电路根据图像数据的尺寸大小以及每个算法功能单元所能够处理的最大图像尺寸，判断是 否需要控制数据并行化拆分处理模块进行数据拆分，不进行数据拆分时，图像数据直接送 至算法功能单元进行乘累加运算，远算后的数据直接送至输出控制电路输出；拆分数据时， 拆分后的多组数据分别送至一个算法功能单元进行乘累加运算，运算后的数据，由控制电 路控制启动加法器依次进行累加运算，最后通过输出控制电路输出。 其中，所述算法功能单元有2n个，n为自然数，每个算法功能单元所能够处理的 最大图像尺寸相同；加法器设置有n级，一级加法器的数量为算法功能单元数量的一半，有 2n1个；二级加法器数量为一级加法器数量的一般，有2n2个；以此类推，后一级加法器的数 量均为其前一级加法器数量的一半，直到n级加法器为一个。 其中，所述自适应控制电路根据图像数据的尺寸大小M以及每个算法功能单元所 能够处理的最大图像尺寸m，判断是否需要控制数据并行化拆分处理模块进行数据拆分，若 M<m，则不进行数据拆分，图像数据直接送至算法功能单元进行乘累加运算，远算后的数 据直接送至输出控制电路输出；若M>m，部分的数据，每组数据大小为m; (三）有益效果 上述技术方案所提供的基于自适应控制电路的积相关算法实现系统，FPGA积相关 协处理器更加通用，可适用于更多种图像尺寸的匹配条件；相对于传统的确定的功能单元 设计，本专利技术会更加充分利用FPGA内部资源，实现最大化的算法并行，提高协处理器运算 性能。【附图说明】 附图1是传统的FPGA积相关协处理器的整体架构图； 附图2是传统的多个算法功能单元并行的FPGA积相关协处理器的整体架构图； 附图3是传统FPGA积相关协处理器在匹配运算需求变化波动时的资源浪费情 况； 附图4是本专利技术基于自适应控制电路的积相关算法实现系统原理框图。【具体实施方式】 为使本专利技术的目的、内容和优点更加清楚，下面结合附图和实施例，对本专利技术的具 体实施方式作进一步详细描述。 参照图4所示，本实施例基于自适应控制电路的积相关算法实现系统包括自适应 控制电路、数据并行化拆分处理模块、算法功能单元、加法器和输出控制电路，自适应控制 电路连接数据并行化拆分处理模块、加法器和输出控制电路，算法功能单元和加法器连接 输出控制电路；算法功能单元有2n个，n为自然数，每个算法功能单元所能够处理的最大 图像尺寸相同；加法器设置有n级，一级加法器的数量为算法功能单元数量的一半，有2n1 个；二级加法器数量为一级加法器数量的一般，有2n2个；以此类推，后一级加法器的数量 均为其前一级加法器数量的一半，直到n级加法器，为一个；每个一级加法器连接两个算法 功能单元，每个后一级加法器连接两个其本文档来自技高网...

【技术保护点】
一种基于自适应控制电路的积相关算法实现系统，其特征在于，包括：自适应控制电路、数据并行化拆分处理模块、算法功能单元、加法器和输出控制电路，自适应控制电路连接数据并行化拆分处理模块、加法器和输出控制电路，算法功能单元和加法器连接输出控制电路；算法功能单元和加法器均有多个，加法器分为多级，每个一级加法器连接两个算法功能单元，每个后一级加法器连接两个其前一级加法器，实现累加并行路数逐渐减少，直到一路；数据并行化拆分处理模块接收图像数据，并由自适应控制电路根据图像数据的尺寸大小以及每个算法功能单元所能够处理的最大图像尺寸，判断是否需要控制数据并行化拆分处理模块进行数据拆分，不进行数据拆分时，图像数据直接送至算法功能单元进行乘累加运算，远算后的数据直接送至输出控制电路输出；拆分数据时，拆分后的多组数据分别送至一个算法功能单元进行乘累加运算，运算后的数据，由控制电路控制启动加法器依次进行累加运算，最后通过输出控制电路输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：王可，李岩，纪策，刘慧婕，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：天津;12