一种Flash器件及其制备方法技术

本发明专利技术提供了一种Flash器件及其制备方法，通过在Nor Flash的控制栅内制备形成金属硅化物，相比较传统的Nor Flash器件而言，有效降低了控制栅电阻，提升单元区的编程能力的擦/写效率，并改善升单元区的循环特性以及RC延迟，同时本发明专利技术可适用于55nm及以下工艺中，有利于进一步缩小关键尺寸，制备出体积更小、性能更好的Flash器件。

【技术实现步骤摘要】

本专利技术涉及半导体制备领域，确切的说，涉及。
技术介绍
随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研 究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发 重点逐渐主要集中在非挥发性存储器（NVM，non-volatile memory)。Nor型闪存是一种常 用的非挥发性存储器，其具有高速的特点，通常用于手机和通讯芯片中，作为代码的存储， 随着移动终端的不断普及，Nor型闪存也得到了飞速的发展。 图1所示为现有技术中Nor Flash器件的布局示意图，图2为图1沿Y轴方向所 做的截面图，如图所示，Nor型浮栅闪存的存储阵列由多个存储单元组成存储阵列，在字线 (WL，word line)方向为堆叠栅，栅堆叠两侧沿位线（BL，bit line)方向为源漏区，堆叠栅 自下而上依次包括浮栅（floating gate)、介质层（IPD，Inter-Poly Delectric)和控制栅 (contorl gate)，浮栅为存储层，在一条WL上，存储单元沟道之间通过浅沟槽进行隔离，存 储单元的控制栅连在一起；同时在单元器件区和高压器件区均引出接触孔与堆叠栅形成接 触。 对于非易失性存储器（NVM)，当单元器件区尺寸小于55纳米，栅极间距缩小到小 于120nm时，受到现有技术及设备的限制，已经不能使用自对准工艺来制备Nor Flash器件， 因此单元器件区WL的控制栅顶面无法形成金属硅化物，从而导致WL的电阻较大。这是由 于单元区上的控制栅顶面的氮化硅层是作为刻蚀停止层而存在，因此不能被去除，故无法 在控制栅顶部形成金属硅化物，从而降低控制栅的电阻，而控制栅电阻的增大会直接影响 单元器件区的循环特性，进而降低Flash器件编程（写）操作能力和效率。 因此，在55nm及以下工艺中，如何依据现有技术中的工艺设备来降低Nor Flash的 WL电阻成了本领域技术人员致力研究的方向。
技术实现思路
本专利技术提供了一种Nor Flash制备方法及其结构，通过本专利技术提供的制备方法可 在Flash器件的控制栅形成一金属硅化物层，进而可有效的增大控制栅的电容，进而提高 Flash器件编程（写）操作能力和效率。 本专利技术采用的技术方案为： -种Flash器件制备方法，其中，包括以下步骤： 步骤Sl :提供一具有底部衬底的半导体器件，于该底部衬底上设置单元器件区和 高压器件区，并在位于所述单元器件区的衬底之上设置若干第一堆叠栅结构，在位于所述 高压器件区的衬底之上设置第二堆叠栅结构，且所述第一堆叠栅结构和所述第二堆叠栅结 构均包括一控制栅； 步骤S2 :制备一层氧化层后，在相邻的所述第一堆叠栅结构之间的衬底内形成源 漏掺杂区； 步骤S3 :涂覆一有机电介质层并对该有机电介质层进行刻蚀，使得剩余的有机电 介质层的顶部高度介于所述控制栅的顶部高度与底部高度之间； 步骤S4 :以所述剩余的有机电介质层为阻挡层刻蚀去除暴露的氧化层；移除该剩 余的有机电介质层，暴露出剩余的氧化层； 步骤S5 :对所述剩余的氧化层进行减薄，形成底部氧化层； 步骤S6 :沉积一层金属层，并进行第一退火工艺，部分所述金属层与所述源漏掺 杂区及控制栅反应，于所述源漏极上表面及控制栅内形成金属硅化物层；利用湿法蚀刻选 择性移除未与衬底反应的金属层，继续进行第二退火工艺以降低器件电阻。上述的制备方 法，其中，所述金属硅化物位于单元器件区和高压器件区的源漏掺杂区的部分上表面，以及 位于第一堆叠栅结构的控制栅部分内部侧壁及第二堆叠栅结构的控制栅顶部。 上述的制备方法，其中，所述第一堆叠栅结构和第二堆叠栅结构自下而上均设置 有隧穿氧化层、浮栅、介质层和控制栅； 其中，位于所述第一堆叠栅结构的控制栅之上还设置有一层氮化硅层。 上述的制备方法，其中，采用LPCVD工艺制备所述氧化层。 上述的制备方法，其中，采用湿法刻蚀工艺去除暴露的氧化层。 上述的制备方法，其中，采用干法刻蚀工艺对所述剩余的氧化层进行减薄并形成 所述底部氧化层，且所述底部氧化层厚度小于100矣。 上述的制备方法，对所述剩余的氧化层进行干法蚀刻，因干法蚀刻各向异性的特 质保证底部蚀刻到目标厚度（〈100A)的同时侧壁的氧化层被蚀刻的量非常少，形成足够的 侧墙保护以及底部剩余的氧化层厚度足以保证后续工艺中Ni能够钻蚀进去形成镍硅化合 物（Ni silicide); 上述的制备方法，其中，采用湿法刻蚀去除所述剩余的有机电介质层。 上述的制备方法，其中，采用自对准工艺沉积所述金属层。 上述的制备方法，其中，所述金属层材质为镍钼合金。 上述的制备方法，其中，沉积所述金属层的厚度大于200A。 本专利技术还提供了一种Flash器件，其中，所述器件包括一底部衬底，所述衬底上设 置单元器件区和高压器件区，位于所述单元器件区的衬底之上设置有若干第一堆叠栅结 构，位于所述高压器件区的衬底之上设置有第二堆叠栅结构，所述第一堆叠栅结构和第二 堆叠栅结构的底部两侧位于衬底内设置有源漏掺杂区；所述第一堆叠栅结构和第二堆叠栅 结构自下而上均设置有隧穿氧化层、浮栅、介质层和控制栅； 其中，所述单元器件区和高压器件区的源漏极掺杂区的部分上表面以及所述第一 堆叠栅结构和第二堆叠栅结构的控制栅内均形成有金属硅化物层。 上述的器件，其中，所述第一堆叠栅结构的控制栅顶部还设置有一氮化硅层。 上述的器件，其中，所述第二堆叠栅结构的两侧形成有侧壁结构。 上述的器件，其中，所述第一堆叠栅结构和侧壁结构的两侧还形成有底部氧化层； 所述底部氧化层的顶部高度介于所述控制栅的顶部高度与底部高度之间。 上述的器件，其中，所述金属娃化物层为镍娃化合物。 由于本专利技术采用了以上技术方案，通过在控制栅内形成金属硅化物，进而可有效 降低Flash器件的WL电阻，有利于提高Flash器件编程（写）操作能力和擦写速度，同时 改善了单元器件区的循环特性及RC(resistance capacitance)延迟特性。【附图说明】 通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、外 形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例 绘制附图，重点在于示出本专利技术的主旨。 图1为现有技术中Flash器件的布局示意图； 图2为现有技术中Flash器件单元器件区和高压器件区的截面图； 图3~13为本专利技术提供的一种Flash器件制备方法的流程图； 图14为本专利技术提供的一种Flash器件截面图。【具体实施方式】 下面结合附图对本专利技术的【具体实施方式】作进一步的说明： 本专利技术提供了一种NorFlash制备方法及其结构，参照图3~13所示，具体步骤如 下： 步骤Sl :提供一半导体器件，其用以制备Nor Flash，其包括单元器件区（cell)和 高压器件区（HV，High Voltage)，位于单元器件区的衬底1之上设置有若干第一堆叠栅结 构；位于高压器件区的衬底1之上设置有第二堆叠栅结构，第一堆叠栅结构和第二堆叠栅 结构自下而上依次均设置有浮栅2、介质层、控制栅3。其中，第一堆叠栅结构和第二堆叠栅 结构与衬底1之间均形成有一隧穿氧化层，在单元器件区控制栅3顶部还形成有一氮化硅 层本文档来自技高网...

【技术保护点】
一种Flash器件制备方法，其特征在于，包括以下步骤：步骤S1：提供一具有底部衬底的半导体器件，于该底部衬底上设置单元器件区和高压器件区，并在位于所述单元器件区的衬底之上设置若干第一堆叠栅结构，在位于所述高压器件区的衬底之上设置第二堆叠栅结构，且所述第一堆叠栅结构和所述第二堆叠栅结构均包括一控制栅；步骤S2：制备一层氧化层后，在相邻的所述第一堆叠栅结构之间的衬底内形成源漏掺杂区；步骤S3：涂覆一有机电介质层并对该有机电介质层进行刻蚀，使得剩余的有机电介质层的顶部高度介于所述控制栅的顶部高度与底部高度之间；步骤S4：以所述剩余的有机电介质层为阻挡层刻蚀去除暴露的氧化层；移除该剩余的有机电介质层，暴露出剩余的氧化层；步骤S5：对所述剩余的氧化层进行减薄，形成底部氧化层；步骤S6：沉积一层金属层，并进行第一退火工艺，部分所述金属层与所述源漏掺杂区及控制栅反应，于所述源漏极上表面及控制栅内形成金属硅化物层；刻蚀选择性移除未与衬底反应的金属层，继续进行第二退火工艺以降低器件电阻。

【技术特征摘要】

【专利技术属性】
技术研发人员：张金霜，杨芸，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31