一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明专利技术的半导体器件，由于栅极结构的一部分延伸入半导体衬底，因此可以实现对沟道的更好的控制，同时具有较高的击穿电压和较好的性能。本发明专利技术的半导体器件的制造方法，用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明专利技术的电子装置使用了上述的半导体器件，因而同样具有上述优点。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子 目.ο
技术介绍
在半导体
中，LDMOS(LaterallyDiffused Metal Oxide Semiconductor ；横向扩散金属氧化物半导体)作为功率器件的重要组成部件之一，具有广阔的应用前景。然而，随着大功率器件的应用，LDMOS往往难以同时满足对击穿电压(breakdownvoltage ；BV)和性能(performance)的需要，因此在实际应用中通常需要平衡LDMOS的击穿电压与性能。现有技术中通常包括两种结构的LDM0S，分别如图1A和图1B所示。其中，图1A所示的LDMOS包括半导体衬底100、位于半导体衬底100内的N阱和P阱、位于N阱内的源极101、位于P阱内的漏极102以及位于半导体衬底100上的栅极103。在图1A所示的LDMOS中，会在漏极102的边缘存在碰撞电离(impact 1nizat1n)，因此这种结构的LSMOS通常具有高的漏电流与低的击穿电压。图1B所示的LDM0S，除包括半导体衬底100、位于半导体衬底100内的N阱和P阱、位于N阱内的源极101、位于P阱内的漏极102以及位于半导体衬底100上的栅极103之夕卜，还包括位于P阱内且位于漏极102的靠近沟道一侧的浅沟槽隔离(STI) 104。浅沟槽隔离104可以抑制漏极102边缘的碰撞电离，但是，由于浅沟槽隔离104的存在会造成漂移区过长，因而会导致LDMOS的Idlin(线性漏极电流)下降。也就是说，这一结构的LDMOS虽然可以改善击穿电压，但是其性能却可能无法满足实际需要。由此可见，现有技术中的上述两种结构的LDMOS均难以同时满足对击穿电压和性能的要求。也就是说，现有技术中并不存在一种结构的LDMOS可以同时既具有较高的击穿电压又具有较好的性能。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
技术实现思路
针对现有技术的不足，本专利技术提出一种半导体器件及其制造方法和电子装置，该半导体器件可以在具有较高的击穿电压的同时具有较好的性能。本专利技术实施例一提供一种半导体器件，包括半导体衬底、位于所述半导体衬底内的P阱与N阱、位于所述N阱内的源极与位于所述P阱内的漏极、以及位于所述P阱内的浅沟槽隔离，还包括位于所述半导体衬底上且延伸入所述半导体衬底的栅极结构，其中所述栅极结构延伸入所述半导体衬底的部分与所述浅沟槽隔离所在的位置相对应。可选地，所述栅极结构延伸入所述半导体衬底的部分位于所述浅沟槽隔离的上方。可选地，所述栅极结构延伸入所述半导体衬底的部分的厚度与所述浅沟槽隔离的高度相同或者为所述浅沟槽隔离的高度的二分之一。可选地，所述栅极结构延伸入所述半导体衬底的部分位于所述浅沟槽隔离的内部。可选地，所述半导体器件还包括位于所述栅极结构两侧的栅极侧壁。可选地，所述半导体器件还包括位于所述N阱内的体电极。本专利技术实施例二提供一种半导体器件的制造方法，所述方法包括:步骤SlOl:提供半导体衬底，在所述半导体衬底内形成位于拟形成的P阱内的浅沟槽隔离；步骤S102:通过离子注入在所述半导体衬底内形成P阱与N阱，其中所述P阱包围所述浅沟槽隔离；步骤S103:在所述浅沟槽隔离所在位置处形成凹槽；步骤S104:形成位于所述半导体衬底上且延伸入所述凹槽的栅极结构；步骤S105:通过离子注入形成位于所述N阱内的源极以及位于所述P阱内的漏极。可选地，在所述步骤S103中，形成所述凹槽的方法包括:通过刻蚀将所述浅沟槽隔离去除一定的厚度，以在所述浅沟槽隔离的上方形成所述凹槽。可选地，在所述步骤S103中，所述浅沟槽隔离被去除的厚度为所述浅沟槽隔离的高度的二分之一或三分之一。可选地，在所述步骤S103中，形成所述凹槽的方法包括:对所述浅沟槽隔离进行刻蚀，以形成位于所述浅沟槽隔离内的所述凹槽。可选地，在所述步骤S104与所述步骤S105之间还包括步骤S1045:形成位于所述栅极结构两侧的栅极侧壁。可选地，在所述步骤S105中还包括通过离子注入形成位于所述N阱内的体电极的步骤。本专利技术实施例三提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的P阱与N阱、位于所述N阱内的源极与位于所述P阱内的漏极、以及位于所述P阱内的浅沟槽隔离，还包括位于所述半导体衬底上且延伸入所述半导体衬底的栅极结构，其中所述栅极结构延伸入所述半导体衬底的部分与所述浅沟槽隔离所在的位置相对应。本专利技术的半导体器件，由于栅极结构的一部分延伸入半导体衬底，因此可以实现对沟道的更好的控制，同时具有较高的击穿电压和较好的性能。本专利技术的半导体器件的制造方法，用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本专利技术的电子装置使用了上述的半导体器件，因而同样具有上述优点。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A为现有技术中的一种LDMOS的结构的剖视图；图1B为现有技术中的另一种LDMOS的结构的剖视图；图2A为本专利技术实施例一的半导体器件的一种剖视图；图2B为本专利技术实施例一的半导体器件的另一种剖视图；图3A至图3E为本专利技术实施例二的半导体器件的制造方法的相关步骤形成的结构的剖视图；图3C-1和图3C-2为本专利技术实施例二的半导体器件的制造方法中形成凹槽的步骤所形成的另外两种结构的剖视图；图4为本专利技术实施例二的半导体器件的制造方法的一种流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底内的P阱与N阱、位于所述N阱内的源极与位于所述P阱内的漏极、以及位于所述P阱内的浅沟槽隔离，还包括位于所述半导体衬底上且延伸入所述半导体衬底的栅极结构，其中所述栅极结构延伸入所述半导体衬底的部分与所述浅沟槽隔离所在的位置相对应。

【技术特征摘要】

【专利技术属性】
技术研发人员：方磊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31