本发明专利技术属于射频通信芯片技术领域，用于数千兆(multi-GHz)频率综合的锁相环设计技术，尤其涉及一种高速差分双模预分频率器，本发明专利技术提出一种高速差分双模预分频率器，将触发器输入端的逻辑门与输入级的时钟使能反相器合并，并利用输入输出皆为反相关系的逻辑门转换规则。利用差分电路间的锁存器，将高速动态电路转化成同样高速的静稳态电路。本技术方案提供一种适合新深亚微米工艺的高速度、低功耗的双模预分频率器设计技术，有效满足了现在无线通信射频芯片中频率综合器和本地震荡器分频的设计要求。
【技术实现步骤摘要】
本专利技术属于射频通信芯片
，可用于数千兆(mult1-GHz)频率综合的锁相环设计技术，尤其涉及一种高速差分双模预分频率器。
技术介绍
随着无线通信技术和半导体技术的日益进步，无线通信芯片的设计要求也越来越高。高性能，低功耗，高集成度和低成本的趋势主导芯片设计技术的演变。射频频率综合器(RF frequency synthesizer)用于基带信号与射频信号之间转换的混频器(mixer)，是射频收发器(RF Transceiver)中的一个关键模块。而连接电压控制振荡器(VCO)的高速双模预分频器(high-speed dual-modulus prescaler)依然是频率综合器的速度瓶颈。双模预分频器用于锁相环(PLL)的闭环分频器或本地振荡器(LO)信号的产生，等多个电路模块。当今，已经研制出高速双模预分频器，第一种是基于标准的数字触发器电路，其明显缺点是速度最低。第二种是基于差分的电流模式逻辑(CML)，其速度较第一种在很大程度上有所提高，但其功耗很大。而且随着半导体工艺尺寸的进一步缩小，晶体管的阈值电压并没有按照工作电压的比例缩小，CML不再适合最新的深亚微米工艺。第三种是基于真正的单相时钟(TSPC)动态逻辑，其速度比基于标准数字触发器的电路快。但由于每个动态触发器都有最低的时钟频率要求，它不适合双模预分频器。第四种是基于带时钟使能的反相器及与或逻辑门的动态电路，其同样具有每个动态触发器都有最低的时钟频率要求的缺陷。因此，设计出一种触发速度快、功耗低且适合双模预分频器的高速差分双模预分频率器成为本领域技术人员面临的一大难题。【
技术实现思路
】鉴于上述问题，本专利技术提出一种高速差分双模预分频率器，在第一级反向电路前添加逻辑门电路，或者在相邻两级反向电路之间添加有逻辑门电路构成的反向电路，该技术方案具体为:—种高速差分双模预分频率器，其中，所述高速差分双模预分频率器包括:第一级反向电路，包括第一带时钟使能与或门电路和第一带时钟使能与非门电路；第二级反向电路，包括第一带时钟使能反相器和第二带时钟使能反相器，所述第一带时钟使能反相器的输入端与所述第一带时钟使能与非门电路的输出端连接，所述第二带时钟使能反相器的输入端与所述第一带时钟使能与或门电路的输出端连接；第三级反向电路，包括一个第二带时钟使能与非门电路和一个第二带时钟使能与或门电路，所述第二带时钟使能与非门电路的第一输入端与所述第一带时钟使能反相器的输出端连接，所述第二带时钟使能与或门电路的第一输入端与所述第二带时钟使能反相器的输出端连接；第四级反向电路，包括第三带时钟使能反相器和第四带时钟使能反相器，所述第三带时钟使能反相器的输入端与所述第二带时钟使能与非门的输出端连接，所述第四带时钟使能反相器的输入端与所述第二带时钟使能与或门的输出端连接，以及所述第一带时钟使能反相器的输出端与所述第一带时钟使能与或门电路的第二输入端连接，所述第三带时钟使能反相器的输出端与所述第一带时钟使能与或门电路的第二输入端连接，所述第二带时钟使能反相器的输出端与所述第一带时钟使能与非门电路的第二输入端连接，所述第四带时钟使能反相器的输出端与所述第一带时钟使能与非门电路的第一输入端连接。上述的高速差分双模预分频率器，其中，所述第一级反相电路与所述第二级反相电路之间连接有一第一存储器电路，以确保所述第一反相器的输入端和所述第二反相器的输入端输入的信号反向。上述的高速差分双模预分频率器，其中，所述第二级反相电路与所述第三级反相电路之间连接有一第二存储器电路，以确保所述第二与非门电路的第一输入端和所述第二与或门电路的第一输入端输入的信号反向。上述的高速差分双模预分频率器，其中，所述第三级反相电路与所述第四级反相电路之间连接有一第三存储器电路，以确保所述第三反相器的输入端和所述第四反相器的输入端输入的信号反向。上述的高速差分双模预分频率器，其中，所述第四级反相电路与所述第一级反相电路之间连接有一第四存储器电路，以确保所述第一与或门的第二输入端与所述第一与非门的第一输入端输入的信号反向。上述的高速差分双模预分频率器，其中，所述第一带时钟使能与非门电路和/或第二带时钟使能与非门电路包括:第一 PMOS晶体管、第一 NMOS晶体管，所述第一 PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接，所述第一 NMOS晶体管的源极与第一参考电位连接；第二 PMOS晶体管，所述第二 PMOS晶体管的漏极与所述第一 PMOS晶体管的源极连接，所述第二 PMOS晶体管的源极与一第二参考电位连接；第二 NMOS晶体管，所述第二 NMOS晶体管的栅极与所述第二 PMOS晶体管的栅极连接，所述第二NMOS晶体管的源极与所述第一参考电位连接，所述第二NMOS晶体管的漏极与所述第一 NMOS晶体管的漏极连接；第三NMOS晶体管、第三PMOS晶体管，所述第三NMOS晶体管的漏极与所述第三PMOS晶体管的漏极连接，所述第三NMOS晶体管的源极与所述第三PMOS晶体管的源极连接，所述第三NMOS晶体管的栅极接收第一时钟脉冲信号，所述第三PMOS晶体管的栅极接收第二时钟脉冲信号；以及所述第一 NMOS晶体管的栅极为所述第一带时钟使能与非门电路和/或第二带时钟使能与非门电路的第一输入端，所述第二 NMOS晶体管的栅极为所述第一带时钟使能与非门电路和/或第二带时钟使能与非门电路的第二输入端。上述的高速差分双模预分频率器，其中，所述第一带时钟使能与或门电路和/或第二带时钟使能与或门电路包括:第四NMOS晶体管、第四PMOS晶体管，所述第四NMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接，所述第四NMOS晶体管的栅极与所述第四PMOS晶体管的栅极连接;第五NMOS晶体管，所述第五NMOS晶体管的源极与一第一参考电位连接，所述第五NMOS晶体管的漏极与所述第四NMOS晶体管的源极连接；第五PMOS晶体管，所述第五PMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与一第二参考电位连接，所述第五PMOS晶体管的栅极与所述第五NMOS晶体管的栅极连接；第六PMOS晶体管、第六NMOS晶体管，所述第六PMOS晶体管的源极与所述第六NMOS晶体管的源极连接，所述第六PMOS晶体管的漏极与所述第六NMOS晶体管的漏极连接，所述第六NMOS晶体管的漏极与所述第四NMOS晶体管的漏极连接，所述第六NMOS晶体管的栅极接收第三时钟脉冲信号，所述第六PMOS晶体管的栅极接收第四时钟脉冲信号；以及所述第四NMOS晶体管的栅极接收所述第一带时钟使能与非门电路和/或第二带时钟使能与或门电路的第一输入端输入信号，所述第五NMOS晶体管的栅极接收所述第一带时钟使能与非门电路和/或第二带时钟使能与或门电路的第二输入端输入信号。—种高速差分双模预分频率器，其中，所述高速差分双模预分频率器包括:第一级反向电路，包括第一带时钟使能与或门电路和第一带时钟使能与非门电路；第二级反向电路，包括第一带时钟使能反相器和第二带时钟使能反相器，所述第一带时钟使能反相器的输入端与所述第一带时钟使能与非门电路的输出端连接，所述第二带时钟使能反相器的输本文档来自技高网...
【技术保护点】
一种高速差分双模预分频率器，其特征在于，所述高速差分双模预分频率器包括：第一级反向电路，包括第一带时钟使能与或门电路和第一带时钟使能与非门电路；第二级反向电路，包括第一带时钟使能反相器和第二带时钟使能反相器，所述第一带时钟使能反相器的输入端与所述第一带时钟使能与非门电路的输出端连接，所述第二带时钟使能反相器的输入端与所述第一带时钟使能与或门电路的输出端连接；第三级反向电路，包括一个第二带时钟使能与非门电路和一个第二带时钟使能与或门电路，所述第二带时钟使能与非门电路的第一输入端与所述第一带时钟使能反相器的输出端连接，所述第二带时钟使能与或门电路的第一输入端与所述第二带时钟使能反相器的输出端连接；第四级反向电路，包括第三带时钟使能反相器和第四带时钟使能反相器，所述第三带时钟使能反相器的输入端与所述第二带时钟使能与非门的输出端连接，所述第四带时钟使能反相器的输入端与所述第二带时钟使能与或门的输出端连接，以及所述第一带时钟使能反相器的输出端与所述第一带时钟使能与或门电路的第二输入端连接，所述第三带时钟使能反相器的输出端与所述第一带时钟使能与或门电路的第二输入端连接，所述第二带时钟使能反相器的输出端与所述第一带时钟使能与非门电路的第二输入端连接，所述第四带时钟使能反相器的输出端与所述第一带时钟使能与非门电路的第一输入端连接。...
【技术特征摘要】
【专利技术属性】
技术研发人员：束克留，李兴仁，石亚飞，
申请(专利权)人：上海矽昌通信技术有限公司，
类型：发明
国别省市：上海;31
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