本发明专利技术公开了一种半导体器件有源区结构的制造方法及用该方法制造的产品。通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。该方法包括：在衬底上依次形成氧化硅层和氮化硅层；刻蚀所述氮化硅层，氧化硅层以及衬底，形成隔离沟槽；在所述隔离沟槽内壁沉积张应力氧化物层，所述张应力氧化物层的厚度小于隔离沟槽的深度；对所述张应力氧化物层进行紫外线辐射处理，以形成张应力增强的氧化物层。
【技术实现步骤摘要】
本专利技术涉及半导体器件的制造领域，尤其涉及用于制造半导体器件有源区结构的方法及通过该方法制造的产品。
技术介绍
随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。近年来，应变娃(Strained Si)技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。典型的PMOS应变硅器件可通过外延SiGe源漏引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NMOS应变硅器件则可通过淀积SiN薄膜弓I入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、应变的控制有重要的科学意义和实用价值。现有技术提供一种用于增加张应力的方法。该方法主要包括两个阶段:沉积阶段和键重构阶段。在沉积阶段中，通过高密度等离子体化学气相沉积(HDPCVD)在衬底上形成氧化硅层，所沉积的氧化硅层的厚度在1000埃至7000埃之间。所产生的氧化硅层的张应力在O至500MPa之间。在键重构阶段，利用紫外线(UV)处理氧化硅层，从氧化硅层中去除H2O或OH基团，从而在膜中引起高的张应力。图1示出根据现有技术的利用张应力氧化物填充隔离沟槽的CMOS器件100。隔离沟槽110和120分别包括高张应力氧化物。图2A至图2C中具体地示出了在隔离沟槽中形成张应力层的过程的剖面示意图。如图2A所示，通过高密度等离子体化学气相沉积(HDP CVD)在隔离沟槽上形成氧化硅层203，该氧化硅层203的厚度约为6000埃。然后，如图2B所示，通过化学机械抛光对沉积在隔离沟槽上的氧化硅层203进行抛光减薄，直至氮化硅层201停止。最后，除去SiN层201和氧化硅层202，得到如图2C所示的被完全填充的隔离沟槽210。在形成氧化硅层203之后，可对其进行紫外线辐射处理，以增强该层中的张应力。然而，由于上述处理过程中，所生成的氧化硅层203的厚度太厚，约为6000埃，特别是中间部分，紫外线处理可能无法完全穿透进入沟槽，从而无法充分改变沟槽中膜的特性。另一方面，当前的很多种半导体器件中，隔离沟槽在侧壁上形成，在这种隔离沟槽中通过HDP CVD形成致密无孔的氧化硅结构是困难的，并且这种结构还会阻碍紫外线处理，使得紫外线难以穿过所有的氧化硅结构，从而无法获得理想的膜特性。因此，需要一种改进的增强半导体器件有源区中的张应力的方法。
技术实现思路
本专利技术提供了一种用于提高半导体器件有源区应力的方法，该方法能够增强半导体器件有源区中的张应力，提高器件的电子迁移率。该方法包括:根据本专利技术的一个方面，提供一种用于制造半导体器件有源区结构的方法，所述方法包括:在衬底上依次形成氧化硅层和氮化硅层；刻蚀所述氮化硅层，氧化硅层以及衬底，形成隔离沟槽；在所述隔离沟槽内壁沉积张应力氧化物层，所述张应力氧化物层的厚度小于隔离沟槽的深度；对所述张应力氧化物层进行紫外线辐射处理，以形成张应力增强的氧化物层。根据本专利技术的一个方面，前述方法中，张应力氧化物层通过等离子体增强化学气相沉积、旋涂沉积、快速气相沉积或可流动膜沉积来形成。根据本专利技术的一个方面，前述方法中，张应力氧化物层是共形氧化物层。根据本专利技术的一个方面，前述方法中，张应力氧化物层是氧化硅层。根据本专利技术的一个方面，前述方法中，紫外线辐射处理的时间是2秒至10分钟。根据本专利技术的一个方面，前述方法还包括:在所述张应力增强的氧化物层上沉积填充氧化物层，以填充隔离沟槽。根据本专利技术的一个方面，前述方法中，填充氧化物层是通过旋涂工艺形成的旋涂氧化物。根据本专利技术的一个方面，前述方法中，填充氧化物层通过可溶于水的石墨烯氧化物来形成。根据本专利技术的一个方面，前述方法中，在衬底中形成隔离沟槽之后，还包括:去除隔离沟槽开口处的部分氧化硅层和部分氮化硅层；在所述隔离沟槽的表面上形成氧化物衬垫。根据本专利技术的一个方面，前述方法中，氧化物衬垫通过炉管加热氧化形成。与现有技术相比，本专利技术的优点包括:本专利技术的工艺简单，通过在隔离沟槽的表面上沉积张应力氧化物层并且对该张应力氧化物层进行紫外线辐射处理，可形成张应力增强的氧化物层，从而在半导体器件的有源区中形成张应力，而不会对制造效率造成不利影响。张应力氧化物层厚度小于隔离沟槽的深度，这减少了形成较厚张应力氧化物层所需的处理时间。在美国专利US7622162B1中，所形成的张应力氧化物层的厚度约为6000埃，因此该氧化物层已经远远超过了沟槽顶端的氮化硅层。与之相反，本专利技术的张应力氧化物层的厚度仅为100埃至900埃，小于隔离沟槽的深度。仅形成较薄的张应力氧化物层不仅可降低由HDP CVD工艺导致的高成本问题还有助于提高UV辐射的效率，因为张应力氧化物层的厚度较薄，UV辐射能够容易地穿过整个氧化物层，从而获得良好、可控的应力层。此外，由于在隔离沟槽中沉积的张应力氧化物层很薄，因此不需要在沉积之后对该氧化物层进行化学机械抛光过程，从而避免化学机械抛光对芯片造成的不利影响，并且简化了工艺步骤。【附图说明】为了进一步阐明本专利技术的各实施例的以上和其他优点和特征，将参考附图来呈现本专利技术的各实施例的更具体的描述。可以理解，这些附图只描绘本专利技术的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。图1示出根据现有技术的利用张应力氧化物填充隔离沟槽的CMOS器件。图2A至图2C中示出根据现有技术的在隔离沟槽中形成张应力层的过程的剖面示意图。图3A至图3F示出根据本专利技术的在隔离沟槽中形成张应力层的过程的剖面示意图。图4示出根据本专利技术的在隔离沟槽中形成张应力层的方法的流程图。【具体实施方式】在以下的描述中，参考各实施例对本专利技术进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本专利技术的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本专利技术的实施例的全面理解。然当前第1页1 2 本文档来自技高网...
【技术保护点】
一种用于制造半导体器件有源区结构的方法，所述方法包括：在衬底上依次形成氧化硅层和氮化硅层；刻蚀所述氮化硅层，氧化硅层以及衬底，形成隔离沟槽；在所述隔离沟槽内壁沉积张应力氧化物层，所述张应力氧化物层的厚度小于隔离沟槽的深度；对所述张应力氧化物层进行紫外线辐射处理，以形成张应力增强的氧化物层。
【技术特征摘要】
【专利技术属性】
技术研发人员：张海洋，王冬江，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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