增加流水线模数转换器余量放大器建立时间的ADC结构制造技术

本发明专利技术公开了一种增加流水线模数转换器余量放大器建立时间的ADC结构。该ADC结构具有三级或三级以上的子电路。流水线Stage1包含一个Sub-adc、Sub-dac和余量放大器RA电路。流水线Stage1的跟随相位只占整个采样周期的一小部分，大部分的时间被用于余量放大器的输出建立。流水线Stage2除了包含上述流水线Stage1的子电路外，还包括2个信号通路chA、chB。这两个通路通过开关切换实现对流水线Stage1的输出的跟随。流水线Backend是一级或多级ADC电路。本发明专利技术在固定的采样率下，通过增加流水线Stage1余量放大器的建立时间，来降低运放单位带宽增益积要求，从而减小流水线Stage1的运放的功耗。最终实现ADC的低功耗设计。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路
，特别涉及模数转换器的电路结构。
技术介绍
在过去的几十年中，集成电路技术得到了迅猛的发展。特别是以通讯为首的电子系统，向着高速率、高性能、高集成度、低成本的方向不断向前发展。这就对系统中的各个模块提出了更高的要求。如模数转换器。系统要求提高模数转换器的采样速率、量化精度等要求的同时，也希望提高模数转换器的转换效率，降低其功耗。随着采样速率的提高，流水线模数转换器的MDAC的建立时间变短。对于传统的流水线电路结构，只能通过增加运算放大器的功耗来提高带宽，提高MDAC的建立速度。然而，在同一工艺条件不变的前提下，通过增加功耗并不能有效地提高高速运算放大器的带宽。而且，在增加运算放大器的带宽的同时，会降低其直流增益，降低MDAC的有效建立精度。虽然通过增加奇数级流水线的余量放大时间，可以降低奇数级流水线的运算放大器的带宽要求，降低电路的设计难度。但是偶数级流水线的余量放大时间被压缩，增加了偶数级电路的设计难度。这种方法并没有完全解决流水线模数转换器采样速率和MDAC建立时间之间的矛盾。
技术实现思路
为解决上述现有的缺点，本专利技术所要解决的技术问题是提供一种流水线模数转换器电路，可以在不降低转换速率的前提下增加余量放大器的建立时间。为达成以上所述的目的，本专利技术的增加流水线模数转换器余量放大器建立时间的ADC结构采取如下技术方案:—种增加流水线模数转换器余量放大器建立时间的ADC结构，包含流水线Stagel、流水线Stage2、流水线Backend ;其特征在于:流水线Stagel的余量放大相位占据了大部分的量化周期，降低对运算放大器的增益带宽积的要求；流水线Stage2增加了一个信号通路，利用时间交织的方法采样流水线Stagel的输出；流水线Backend包含一级或多级流水线ADC。所述的流水线Stagel包含一个Sub-adc、一个Sub-dac、一个余量放大器RA ;所述流水线Stagel的工作状态主要在输入跟随track、余量放大amp这两个相位之间切换；余量放大amp的时间占据了大部分的采样周期；ADC的输入时钟频率两倍于ADC的采样率，通过分频得到一个占空比为75%的时钟信号；所述的流水线Stagel将每一个采样周期中的75 %时间用于余量放大，25 %时间用于输入跟随track。所述产生流水线Stagel时钟的方法为:ADC的输入时钟Clkin经过2分频后产生ADC的采样时钟SamClk ;当Clkin为低电平，SamClk为高电平时，流水线Stagel处于输入跟随相位；SamClk的下降沿是流水线Stagel的采样沿；当SamClk为低电平或者Clkin、SamClk同时为高电平时，流水线Stagel处于余量放大相位。所述的流水线Stage2包含一个Sub-adc、一个Sub-dac、一个余量放大器RA和信号通道chA、信号通道ChB ;所述流水线Stage2包含的信号通道chA与信号通道chB，每个通道都要在输入跟随track、余量放大amp和等待waiting这三个状态之间来回切换；信号通道chA与信号通道chB不能同时工作在输入跟随状态；信号通道chA与信号通道chB也不能同时工作在余量放大状态；信号通道chA、信号通道chB的输入跟随状态时长为流水线Stagel余量放大的时长；信号通道chA、信号通道chB的余量放大时长为半个ADC采样周期；信号通道chA、信号通道chB的其它时间均处于等待状态；虽然通道chA、信号通道chB的采样速率只有流水线Stagel的一半；但是流水线Stage2只有一个Sub-adc，工作在ADC的采样频率下，并且在流水线Stagel的余量放大相位结束前量化流水线Stagel的输出，流水线Stage2的输出数据频率和流水线Stagel —样。所述的流水线Backend包含了一级或者多级流水线ADC ;流水线Backend的输入为流水线Stage2的输出；流水线Backend的输入跟随状态和余量放大状态各占半个采样周期。采用如上技术方案的本专利技术，具有如下有益效果:本专利技术在固定的采样率下，通过增加流水线Stagel余量放大器的建立时间，来降低运放单位带宽增益积要求，从而减小流水线Stagel的运放的功耗。最终实现ADC的低功耗设计。【附图说明】图1(a)为本专利技术时间交织流水线模数转换器的电路结构图。图1(b)为本专利技术时间交织流水线模数转换器的工作相位图。图2为本专利技术中流水线Stagel的时钟信号产生电路及其输入输出时钟时序图。图3(a)为本专利技术中流水线Stage2的电路结构图。图3(b)为本专利技术中流水线Stage2电路的工作时序图。图4为本专利技术中流水线Stagel、流水线Stage2、流水线Backend的输入时钟时序图。【具体实施方式】为了进一步说明本专利技术，下面结合附图进一步进行说明:下面结合附图对本专利技术作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本专利技术的保护范围。本专利技术的电路结构如图1(a)所示。包含流水线Stagel、流水线Stage2、流水线Backend0图1 (b)是本专利技术模数转换器各级电路的工作相位。流水线Stagel的电路结构和传统的流水线一样。但是它的余量放大相位占据了大部分的量化周期。这就降低了流水线Stagel的运算放大器的功耗、设计难度。图2是用于产生流水线Stagel的输入时钟的电路，及其输入输出波形。Clkin是输入时钟信号，频率等于采样速率的2倍。StglClkin是流水线Stagel的输入时钟，产生流水线Stagel需要的其它时钟信号。当时钟StglClkin为低电平时，流水线Stagel处于输入跟随状态。当时钟StglClkin为高电平时，流水线Stagel处于余量放大状态。图3 (a)是流水线Stage2的电路结构。该电路结构比传统的流水线电路多了一个信号通路。图1(a)中，流水线Stage2的信号通路chA，由图3(a)的开关SA1、开关SA2、开关SA3和采样电容CsA组成；流水线Stage2的信号通路chB，由图3(a)的开关SBl、开关SB2、开关SB3和采样电容CsB组成。图3(b)是流水线Stage2的电路的工作时序。信号Clkin是模数转换器的输入时钟信号。信号StglClkin是流水线Stage当前第1页1 2 本文档来自技高网...

【技术保护点】
一种增加流水线模数转换器余量放大器建立时间的ADC结构，包含流水线Stage1、流水线Stage2、流水线Backend；其特征在于：流水线Stage1的余量放大相位占据了大部分的量化周期，降低对运算放大器的增益带宽积的要求；流水线Stage2增加了一个信号通路，利用时间交织的方法采样流水线Stage1的输出；流水线Backend包含一级或多级流水线ADC。

【技术特征摘要】

【专利技术属性】
技术研发人员：廖浩勤，严伟，
申请(专利权)人：西安启微迭仪半导体科技有限公司，
类型：发明
国别省市：陕西;61