用于控制对包括彼此并列布置的多个存储器单元的存储器的访问的存储器访问电路。该存储器访问电路包括：两个访问单元，各自被配置为响应于接收到的存储器访问请求选择多个存储器单元中的一个存储器单元，并且控制和追踪对所选择的存储器单元的后续访问，多个存储器单元包括至少三个存储器单元；仲裁电路，被配置为从系统接收存储器访问请求并且选择存储器访问请求并将存储器访问请求转发到两个访问单元中的一个访问单元，仲裁电路被配置为将对于访问一个存储器单元的多个存储器访问请求转发到两个访问单元中的第一访问单元，并且将对于访问另一存储器单元的多个存储器访问请求引导到两个访问单元中的第二访问单元，并且随后将对于访问又一存储器单元的多个存储器访问请求引导到第一访问单元或第二访问单元中的一个访问单元。两个访问单元包括：存储电路，该存储电路在将请求传送到相应存储器单元之前将请求存储在队列中；以及追踪电路，该追踪电路追踪被发送到相应存储器单元的请求并且确定何时从队列传送后续请求。控制电路被配置为设置两个访问单元中的每个访问单元的状态，状态是以下各项中的一项：活动、准备、和休眠，处于活动状态的访问单元能操作来向相应存储器单元传送访问请求和激活请求两者，激活请求为相应存储器单元中的访问做准备并且访问请求访问数据，处于准备状态的访问单元能够操作来传送激活请求而不能够操作来传送访问请求，处于休眠状态的访问单元既不能操作来传送访问请求也不能操作来传送激活请求，控制电路被配置为周期性地切换两个访问单元的状态并且在同一时刻将访问单元中的不多于一个访问单元设置为活动状态。
【技术实现步骤摘要】
【国外来华专利技术】
涉及访问存储器的领域。
技术介绍
随着在存储器内存储不断增加的数据量的要求，以快速、具面积效率、而不具有太高功率要求的方式来访问这些数据成为日益突出的问题。对存储器的访问速度由存储器的定时参数和到存储器的流量来指示。诸如DRAM之类的许多存储器要求线在它们被访问之前被激活。激活线涉及正被加载设备内的大量电荷，因此存储器的性质对能够这样做的频率强加了限制。因此，一般而言，在这样的存储器中，对某时间量内所允许的激活命令的数目存在限制。为了提高访问速度，已经提供了多列(mult1-bank)DRAM，其中，通过同一总线来访问不同列但是每一列有其自己的定时约束，以使得当一个满足访问一列的限制时，另一个能够被访问。然而，在列之间进行切换有其自身的成本，因此应当被认真管理。访问被分成不同列或单元(各自有其自身的性质)的存储器带来的另一问题是对每一单元或列的访问需要被追踪和控制，以使得每一单元的个体性质不被违反。具体地，需要在存储器(比如，DRAM)(其中不存在从存储器应用的背压(back pressure))中执行细致的追踪。在存在具有其自身性质的若干存储器单元的情况下，每个存储器单元都需要被追踪。这些追踪器设备是相当复杂的并且增加了设备的面积，因此，随着存储器规模扩大和单元或列的数目的增加，为每一单元或列提供追踪器带来了沉重的面积成本。能够提供被分成个体单元或列的存储器以使得访问定时约束能够在不需要过多附加控制电路的情况下得到缓解将是可取的。
技术实现思路
第一方面提供了用于控制对包括彼此并列布置的多个存储器单元的存储器的访问的存储器访问电路，所述存储器访问电路包括:两个访问单元，各自被配置为响应于接收到的存储器访问请求选择所述多个存储器单元中的一个存储器单元，并且控制和追踪对所选择的存储器单元的后续访问，所述多个存储器单元包括至少三个存储器单元；仲裁电路，被配置为从系统接收所述存储器访问请求并且选择所述存储器访问请求并将所述存储器访问请求转发到所述两个访问单元中的一个访问单元，所述仲裁电路被配置为将对于访问一个存储器单元的多个存储器访问请求转发到所述两个访问单元中的第一访问单元，并且将对于访问另一存储器单元的多个存储器访问请求引导到所述两个访问单元中的第二访问单元，并且随后将对于访问又一存储器单元的多个存储器访问请求引导到所述第一访问单元或所述第二访问单元中的一个访问单元；所述两个访问单元包括:存储电路，所述存储电路在将请求传送到相应存储器单元之前将所述请求存储在队列中；以及追踪电路，所述追踪电路追踪被发送到所述相应存储器单元的所述请求并且确定何时从所述队列传送后续请求；其中，所述控制电路被配置为设置所述两个访问单元中的每个访问单元的状态，所述状态是以下各项中的一项:活动、准备、和休眠，处于活动状态的所述访问单元能操作来向所述相应存储器单元传送访问请求和激活请求两者，所述激活请求为所述相应存储器单元中的所述访问做准备并且所述访问请求访问数据，处于准备状态的所述访问单元能够操作来传送所述激活请求而不能够操作来传送所述访问请求，处于休眠状态的所述访问单元既不能操作来传送所述访问请求也不能操作来传送所述激活请求，所述控制电路被配置为周期性地切换所述两个访问单元的状态并且在同一时刻将所述访问单元中的不多于一个访问单元设置为所述活动状态。这里描述的技术意识到:在存储器被分成不同单元的情况下，其中的每个单元当被访问时需要被追踪，那么两个访问单元各自被提供有它们自己的追踪电路，允许两个存储器单元同时被追踪，以使得能够在一个单元优于性能约束而不具有接收激活任务的能力的情况下针对另一单元执行激活任务。这种将激活任务切换到不同存储器单元的能力降低了存储器访问时的延迟。实际上，具有被允许同时处于活动状态和准备状态的两个存储器单元允许一些激活请求在活动存储器单元由于达到性能限制而不再能够被访问的时间段内被处理。因此，与其仅仅等待更多容量可用或者切换到不同单元(这会有其自身的延迟损耗)，激活命令能够在不同单元处被处理。通过提供在任一时刻其中只有一个存储器单元是活动的存储器单元，可能发生的两个访问单元被允许同时访问存储器的潜在问题是不会发生的。以下原因可能导致发生这些问题:来自使用相同总线访问存储器单元的不同访问单元的数据访问，不同访问单元具有不同模拟延迟并且因此在访问之间任一者要求额外的延迟或者冒着发生重叠的风险。实际上，该结构允许将请求输送到管道结构，该管道结构使得能够以确定性和功率增强的方式来进行存储器单元管理，而不会带来对延迟的不当损害。尽管在许多情形下，对于通过提供有效交错来提高性能而言两个访问单元是足够的，但是在一些情形下，提供多于两个访问单元以使得在任一时刻多个两个访问单元能够被活动地追踪可能是有利的。所提供的访问单元的数目将总是少于将要访问的存储器单元的数目。在任一时刻，这些访问单元中将只有一个是活动的，其他访问单元或者处于休眠状态或者处于准备状态。将使用时间、公平分配或其他优先级机制来仲裁被选择为在回转点成为活动的、处于准备状态的一个访问单元。在一些实施例中，所述两个访问单元被配置为响应于接收到对与先前访问请求所请求访问的存储器单元不同的存储器单元的访问请求，完成所述先前访问请求并且切换到所述准备状态。所述仲裁电路将选择对同一存储器单元的多个该优先级访问请求并且将它们发送到特定访问单元，以使得它能够在若干后续访问过程中访问该存储器单元。使对同一存储器单元的若干访问连续地被执行以使得存储器单元之间的切换(这会占用时间)的频率和功率降低。当仲裁电路通过待处理请求的优先级确定不同存储器单元应当被访问时，对不同存储器单元的若干请求被发送到访问单元之一。接收到这些请求的访问单元将完成它未处理的对先前访问的存储器单元的所有访问请求，并且然后将进入准备状态，期间另一访问单元能够是活动的并且访问该存储器。已经进入准备状态的访问单元然后能够执行控制步骤，以是先前访问的存储器单元进入休眠状态并且选择新接收的请求的不同存储器单元。就这点而言，当在存储器单元之间进行切换时，存在由于对一个存储器单元断电而相另一存储器单元供电引起的、与切换相关联的时间延迟，如果在此过程中访问单元被置于准备状态，以使得另一访问单元能够表现为活动的并且在其具有待处理数据访问时访问存储器，则这种切换的延迟能够在某种程度上被掩盖。在一些实施例中，在完成所述先前访问请求之后，所述两个访问单元的所述追踪电路被配置为追踪对所述不同存储器单元的请求。访问单元的所述追踪电路被配置为追踪对特定存储器单元的请求，并且因此在切换存储器单元后它将追踪对新存储器单元的请求。以此方式，在仅存储两个访问单元并且因此在任一时刻只有两个存储器单元可用的情况下，对于多个存储器单元而言两个追踪电路可能是足够的。在一些实施例中，所述控制电路被配置为将所述两个访问单元中的一个访问单元设置为所述活动状态并且将所述两个访问单元中的一个访问单元设置为所述准备状态，以及响应于在预定时间段内未接收到来自活动访问单元的访问请求而使所述两个访问单元在所述准备状态和所述活动状态之间切换。在响应于每个访问请求大量数据被访问的情况下，对于访问存储器的限制性要求可能不是对线的激活而是对数据的访本文档来自技高网...
【技术保护点】
一种用于控制对存储器的访问的存储器访问电路，所述存储器包括彼此并列布置的多个存储器单元，所述存储器访问电路包括：两个访问单元，所述两个访问单元各自被配置为响应于接收到的存储器访问请求选择所述多个存储器单元中的一个存储器单元，并且控制和追踪对所选择的存储器单元的后续访问，所述多个存储器单元包括至少三个存储器单元；仲裁电路，所述仲裁电路被配置为从系统接收所述存储器访问请求并且选择所述存储器访问请求并将所述存储器访问请求转发到所述两个访问单元中的一个访问单元，所述仲裁电路被配置为将对于访问一个存储器单元的多个存储器访问请求转发到所述两个访问单元中的第一访问单元，并且将对于访问另一存储器单元的多个存储器访问请求转发到所述两个访问单元中的第二访问单元，并且随后将对于访问又一存储器单元的多个存储器访问请求转发到所述第一访问单元或所述第二访问单元中的一个访问单元；所述两个访问单元包括：存储电路，所述存储电路在将请求传送到相应存储器单元之前将所述请求存储在队列中；以及追踪电路，所述追踪电路追踪被发送到所述相应存储器单元的所述请求并且确定何时从所述队列传送后续请求；其中，所述控制电路被配置为设置所述两个访问单元中的每个访问单元的状态，所述状态是以下各项中的一项：活动、准备、和休眠，处于活动状态的所述访问单元能操作来向所述相应存储器单元传送访问请求和激活请求两者，所述激活请求为所述相应存储器单元中的所述访问做准备并且所述访问请求访问数据，处于准备状态的所述访问单元能够操作来传送所述激活请求而不能够操作来传送所述访问请求，处于休眠状态的所述访问单元既不能操作来传送所述访问请求也不能操作来传送所述激活请求，所述控制电路被配置为周期性地切换所述两个访问单元的状态并且在同一时刻将所述访问单元中的不多于一个访问单元设置为所述活动状态。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迈克尔·安德鲁·坎贝尔，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国;GB
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