占空比检测器和包括占空比检测器的半导体集成电路装置制造方法及图纸

一种占空比检测器可以包括响应于第一控制信号而被使能的上升时钟检测单元；响应于第二控制信号而被使能的下降时钟检测单元，该第二控制信号具有与该第一控制信号不同的激活时序；以及比较单元，配置成响应于比较使能信号而比较上升时钟检测单元的输出信号与下降时钟检测单元的输出信号，并输出占空比检测信号。

【技术实现步骤摘要】
【专利说明】占空比检测器和包括占空比检测器的半导体集成电路装置相关申请的交叉引用本申请主张在2014年5月8日向韩国知识产权局申请、韩国申请号为10-2014-0055035的韩国申请的优先权，在此通过引用将其整体并入此文。
各种实施例涉及一种半导体集成电路装置，尤指一种包括占空比检测器的半导体集成电路装置。
技术介绍
在半导体电路技术中，时钟信号被用作参考信号，用于调整系统或电路中的操作时序。当自外部装置或外部系统被输入的时钟信号被用于所述电路或系统中时，将不可避免地由内部电路造成时钟偏移。一种半导体器件，举例来说，一种半导体存储器件需要补偿上述时钟偏移，并产生具有与外部时钟信号相同相位的内部时钟信号。为了产生与所述外部时钟信号相同相位的内部时钟信号，所述半导体器件包括嵌入其中的延迟锁相环(DLL, delay locked loop)或锁相环(PLL, phase locked loop) 0此外，所述半导体器件可以包括占空比检测器，其接收时钟信号，并检测所述时钟信号的占空比。
技术实现思路
在本专利技术公开的实施例中，提供一种占空比检测器，配置成响应于具有不同激活周期的第一和第二控制信号而控制上升和下降时钟的检测激活周期。在本专利技术公开的实施例中，一种占空比检测器可以包括响应于第一控制信号而被使能的上升时钟检测单元。所述占空比检测器还可以包括响应于第二控制信号而被使能的下降时钟检测单元，所述第二控制信号具有与所述第一控制信号不同的激活时序。所述占空比检测器还可以包括比较单元，所述比较单元配置成响应于比较使能信号而比较所述上升时钟检测单元的输出信号与所述下降时钟检测单元的输出信号，并输出占空比检测信号。在本专利技术的实施例中，一种半导体集成电路装置可以包括第一储存单元和第二储存单元。所述半导体集成电路装置还可以包括第一使能单元，配置成同步于上升时钟而产生第一控制信号。再者，所述半导体集成电路装置还可以包括第二使能单元，配置成根据所述第一控制信号和下降时钟而产生第二控制信号。所述半导体集成电路装置还可以包括上升时钟检测单元，配置成根据在所述第一控制信号的激活周期期间要被检测的上升时钟数量而改变储存于所述第一储存单元中的电压。此外，所述半导体集成电路装置可以包括下降时钟检测单元，配置成据根在所述第二控制信号的激活周期期间要被检测的下降时钟数量而改变储存于所述第二储存单元中的电压。再者，所述半导体集成电路装置可以包括比较单元，配置成响应于比较使能信号而比较分别被所述上升时钟检测单元与所述下降时钟单元改变的第一储存单元的信息与第二储存单元的信息。在本专利技术的实施例中，提供一种包括占空比检测器的半导体集成电路装置。所述占空比检测器配置成确定被校正的上升和下降时钟的检测激活周期，并输出占空比检测信号，以响应与上升时钟同步的上升选通信号和根据所述上升选通信号和下降时钟取反信号而产生的下降选通信号。在本专利技术的实施例中，一种半导体集成电路装置的驱动方法可以包括响应于第一控制信号和被校正上升时钟而改变预充电的第一输出节点的电压；所述半导体集成电路的驱动方法还可以包括响应于第二控制信号和被校正下降时钟而改变预充电的第二输出节点的电压，所述第二控制信号具有与所述第一控制信号不同的激活时序。此外，所述半导体集成电路的驱动方法还可以包括在所述第一和第二控制信号的激活周期之后比较所述第一输出节点的改变电压与所述第二输出节点的改变电压，并输出比较结果。在本专利技术公开的实施例中，提供一种占空比检测器，配置成响应于第一控制信号和第二控制信号而控制上升和下降时钟的检测激活周期，所述第一控制信号具有是上升时钟的数量的η倍大的激活周期，所述第二控制信号具有是下降时钟的数量的η倍大的激活周期，其中η为整数。【附图说明】图1为根据本专利技术公开的实施例的半导体集成电路装置的示意框图。图2为根据本专利技术公开的实施例的占空比检测器的框图。图3为根据本专利技术公开的实施例的该占空比检测器的详细电路图。图4为例示根据本专利技术公开的实施例的第一使能单元的配置的框图。图5为例示根据本专利技术公开的实施例的第二使能单元的配置的框图。图6为用于解释根据本专利技术公开的实施例的该占空比检测器的操作的操作时序图。图7为图6的部分A的放大时序图。图8为用于解释根据本专利技术公开的实施例的该占空比检测器的比较操作的操作时序图。图9为例示根据本专利技术的实施例的运用存储器控制器电路的系统的框图。【具体实施方式】在下文中，将通过各种实施例并参考附图如下描述根据本专利技术的一种占空比检测器和一种包括该占空比检测器的半导体集成电路装置。请参考图1，半导体集成电路装置10可以包括延迟锁相环(DLL)电路20、占空比校正器30、输出单元40、占空比检测器50以及占空比控制信号发生器60。该DLL电路20可以被配置成通过检测参考时钟与返馈时钟之间的相位差来确延迟线的延迟值。该DLL电路20可以被配置成通过将该参考时钟延迟该延迟线的延迟值，而产生DLL时钟DLL_CLK。该DLL电路20可以接收输入时钟CLK_IN。该占空比校正器30可以被配置成响应于占空比控制信号DCC_C0DE而校正该DLL时钟DLL_CLK的占空比。该占空比校正器30还可以输出被校正时钟DCC_0UT。该输出单元40可以被配置成驱动该被校正时钟DCC_0UT，并输出驱动时钟作为外部数据。该占空比检测器50可以被配置成从该输出单元40接收被校正上升时钟RCK_DOT和被校正下降时钟FCK_D⑶。在第一控制信号第二控制信号strobe_F(例如上升选通信号和下降选通信号)的激活周期，该占空比检测器50还可以检测所述被校正时钟RCK_DOT和FCK_DOT的占空比。再者，该占空比检测器50还可以输出检测结果作为占空比检测信号DCD_0UT。该占空比控制信号发生器60可以被配置成响应于该占空比检测信号DCD_0UT而产生该占空比控制信号DCC_C0DE。在该第一控制信号strobe_R和该第二控制信号strobe_F的激活周期，该占空比控制信号发生器60可以产生该占空比控制信号DCC_C0DE。请参考图2和图3，该占空比检测器50可以包括上升区块100、下降区块200和比较单元300。该上升区块100可以包括第一使能单元110、上升时钟检测单元130、第一储存单元150以及第一预充电单元170。该第一使能单元110可以被配置成同步于上升时钟RCLK而产生第一控制信号str0be_R。该上升时钟检测单元130可以被配置成在该第一控制信号strobe_R的激活周期期间根据要被检测的上升时钟的数量而改变该第一储存单元150的电压。该第一预充电单元170可以被配置成预充电该第一储存单元150。该下降区块200可以包括第二使能单元210、下降时钟检测单元230、第二储存单元250和第二预充电单元270。该第二使能单元210可以被配置成使用该第一控制信号strobe_R和下降时钟取反信号FCLKB而产生该第二控制信号strobe_F。该第二控制信号Strobe_F可以被用于控制该下降时钟检测单元230的操作期间，以防止要被检测的下降时钟截止，例如被校正下降时钟FCK_DCD。下降时钟检测单元230可以被配置成在第二控制信号Strobe_F的激活周期响应于检本文档来自技高网...

【技术保护点】
一种占空比检测器，配置成响应于具有不同激活周期的第一控制信号和第二控制信号而控制上升时钟和下降时钟的检测激活周期。

【技术特征摘要】
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【专利技术属性】
技术研发人员：徐荣锡，林多絪，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR