本发明专利技术提供一种高可靠SRAM编译器控制电路，包括存储阵列、控制电路、灵敏放大器，该SRAM编译器控制电路结构相对固定，其组成在不同容量、位宽等条件下可以重用，在这些可复用单元的基础上，通过一定的拼接得到不同配置的SRAM电路，这就是SRAM的编译，在拼接基本单元时，SRAM的可靠性会随着SRAM容量的增大而下降，主要是因为随着容量的变大，SRAM在读操作时，经过相同的放电时间，被读取单元的两条位线之间的电压差不断缩小，本发明专利技术能够消除不同配置对于SRAM读出时位线之间电压差的影响，实现高可靠性。
【技术实现步骤摘要】
本专利技术涉及一种电路，尤其是一种高可靠SRAM编译器控制电路，SRAM全称为Static Random Access Memory (静态随机存储器)，属于控制电路领域。
技术介绍
全定制的SRAM设计周期长，而且需要耗费大量的人力、物力。SRAM的电路结构相对固定，是由某些固定的组成部分组成的，是一种规整电路。而这些部分在不同容量、位宽等条件的SRAM中是可以重用的，可以用这些部分组成基本单元库。我们完全可以在这些可复用单元的基础上，以软件的方式，通过一定的拼接方式得到不同配置的SRAM电路，这就是SRAM的编译技术。这里的配置即SRAM的地址位宽度，数据位宽度等信息。但是在拼接基本单元时，SRAM的可靠性会随着SRAM的容量的增大而下降。这主要是因为随着容量的变大，SRAM在读操作时，经过相同的放电时间，被读取的单元的两条位线BL (12)和BLB (13)之间的电压差不断缩小。如图3所示，未加入所述控制电路的情况下，SRAM读操作灵敏放大器对位线BL (12), BLB (13)的电压差进行采样时，被读取SRAM单元位线BL(12)的电压(39)和BLB(13)的电压(35)的电压差(32)与SRAM配置之间的关系。图中，横坐标为SRAM的容量。SRAM的容量是SRAM的地址空间和数据位宽的积。假设地址位宽为n，则。"被称为地址空间。图中2x与2x+l之间的曲线表示地址空间为2x，电压与数据位宽的关系(X可以等于图中的k，k+1，k+2......)，k、m都是整数。图3中31表示灵敏放大器可识别的最小电压，低于此值，灵敏放大器将不能正确的读出。32表示灵敏放大器对位线BL (12)、BLB (13)的电压差进行采样时，位线BL (12)、BLB (13)间的电压差。33表示灵敏放大器对位线BL(12)、BLB (13)的电压差进行采样时，位线BL(12)、BLB(13)间的电压差最大值。34表示灵敏放大器对位线BL(12)、BLB(13)的电压差进行采样时，位线BL(12)、BLB(13)间的电压差最小值。35表示36表示在可配置范围内，灵敏放大器对位线BL(12)、BLB(13)的电压差进行采样时位线BL(12)电压的最大值。37,38分别表示可配置范围的最小、最大值。从图3中我们可以看出，随着地址和位宽的增加，SRAM读操作时BL(12)的电压(39)和BLB(13)的电压(35)之间的电压差(32)不断缩小。其中随着地址位宽的变化，这种趋势更加明显。如图2所示，这是因为当SRAM的地址位和数据位增大时，其阵列高度增大，导致阵列位线BL(21)，BLB(22)上的电容增大，而且关键信号路径也会变长，导致关键信号延时变大。这些因素都会导致位线BL(12)放电速度变慢，进而导致经过相同的放电时间，配置较高的SRAM读操作时位线电压差(32)下降。如图4所示，图中41，42，42三条曲线分别表示三种不同容量的SRAM，在读操作过程中位线BL(12)和BLB(13)之间的电压差与BL(12)放电时间的关系。图中曲线43所代表的SRAM的容量最大，曲线42所代表的SRAM次之，曲线41所代表的SRAM的容量最小。从图中可以看出，读操作时，容量越大的SRAM单元位线BL(12)放电较慢(表现为曲线更加平缓)，而且在经过时间tq时，BL(12)与BLB(13)之间的电压差也越小。如果不中止放电过程，经过一段时间，所有的SRAM位线都放电到地电平。图中tl、t2、t3分别表示三种不同配置的SRAM电路放电终止的时间。容量小的SRAM由于位线BL (12)放电较快，会在更短的时间内放至地电平。当配置比较高时，SRAM读操作时位线BL(12)和BLB(13)之间的电压差(32)的下降，会导致抗干扰能力的下降。例如电源电压抖动，环境的变化等，都可能使BL和BLB之间无法建立充分的电压差，从而使SRAM读出错误的数据。另外，这种现象也会导致SRAM可配置范围的减小。
技术实现思路
本专利技术解决的技术问题是:克服现有技术的不足，提供一种高可靠SRAM编译器控制电路，该电路为带反馈的脉冲产生电路，可以消除不同的配置对于SRAM读出时位线BL(12)和BLB(13)之间电压差的影响，实现高可靠性。本专利技术的技术解决方案是:一种高可靠SRAM编译器控制电路，包括存储阵列(61)、控制电路(62)、灵敏放大器出3)。控制电路￠2)包含由或非门、反向器和存储单元组成的脉冲产生电路；存储阵列￠1)包括多个存储单元，每个存储单元包括字线WL(Il)、位线BL(12)、位线BLB(13)、第一晶体管、第二晶体管、内部存储模块(14);内部存储模块(14)存储逻辑O和逻辑I ;第一晶体管、第二晶体管包括源极、栅极、漏极；字线WL(Il)连接第一晶体管和第二晶体管的栅极，第一晶体管的源极连接位线BL(12)，第一晶体管的漏极连接内部存储模块(14)，第二晶体管的的源极连接位线BLB(13)，第二晶体管的漏极连接内部存储模块(14);多个存储单元排成多行多列的阵列，每行的存储单元通过字线WL(Il)相连，每列存储单元的位线BL (12)连接在一起，每列存储单元的位线BLB (13)连接在一起；根据控制电路(62)中的或非门的输出端Y产生的脉冲宽度为2ns?5ns的脉冲，此脉冲作为原始脉冲，经过延时线与非门为主的时序控制电路，产生控制存储阵列(61)的脉冲和灵敏放大器￠3)的脉冲，再根据外部输入的地址和读信号，将控制存储阵列￠1)的脉冲输入到与外部输入的地址相应的字线和位线上，以进行此存储单元的读操作，即根据内部存储模块(14)存储的逻辑，使位线BL (12)或位线BLB (13)进行放电，产生位线BL (12)和位线BLB(13)的电压，位线BL(12)和位线BLB(13)分别连接灵敏放大器的两路输入；在灵敏放大器(63)的脉冲控制下，位线BL(12)和位线BLB(13)的电压输送到灵敏放大器的两路输入上，当位线BL (12)的电压小于位线BLB (13)的电压，灵敏放大器将位线BL (12)和位线BLB (13)的电压的电压差转换为逻辑I，当位线BL (12)的电压大于位线BLB (13)的电压，灵敏放大器将位线BL(12)和位线BLB(13)的电压的电压差转换为逻辑O ;根据控制电路(62)中的或非门的输出端Y产生的脉冲宽度为2ns?5ns的脉冲，此脉冲作为原始脉冲，经过延时线与非门为主的时序控制电路，产生控制存储阵列(61)的脉冲，再根据外部输入的地址和写信号，将这个脉冲输入到与外部输入的地址相应的字线和位线上，以进行此存储单元的写操作，此时位线BL(12)和位线BLB(13)的一条设置为逻辑1，另一条强制设置为逻辑0，第一晶体管将位线BL(12)的电压传送至内部存储模块(14)，第二晶体管将位线BLB (13)的电压传送至内部存储模块(14)，位线BL (12)的电压小于位线BLB(13)的电压，内部存储模块(14)置为逻辑1，位线BL(12)的电压大于位线BLB(13)的电压，内部存储模块(14)置为逻辑O ;或非门的两个输入端的第一输入端A连接外部输入，将或非门的两个输入端的第二输入端B连接反向器的输出，反本文档来自技高网...
【技术保护点】
一种高可靠SRAM编译器控制电路，其特征在于：包括存储阵列(61)、控制电路(62)、灵敏放大器(63)，控制电路(62)包括一个或非门和反向器；存储阵列(61)包括多个存储单元，每个存储单元包括字线WordLine——缩写WL(11)、位线BitLine——缩写BL(12)、位线BLB(13)、第一晶体管、第二晶体管、内部存储模块(14)；内部存储模块(14)存储逻辑0和逻辑1；第一晶体管、第二晶体管包括源极、栅极、漏极；字线WL(11)连接第一晶体管和第二晶体管的栅极，第一晶体管的源极连接位线BL(12)，第一晶体管的漏极连接内部存储模块(14)，第二晶体管的的源极连接位线BLB(13)，第二晶体管的漏极连接内部存储模块(14)；多个存储单元排成多行多列的阵列，每行的存储单元通过字线WL(11)相连，每列存储单元的位线BL(12)连接在一起，每列存储单元的位线BLB(13)连接在一起；根据控制电路(62)中的或非门的输出端Y产生的脉冲宽度为2ns～5ns的脉冲，此脉冲作为原始脉冲，经过延时线与非门为主的时序控制电路，产生控制存储阵列(61)的脉冲和灵敏放大器(63)的脉冲，再根据外部输入的地址和读信号，将控制存储阵列(61)的脉冲输入到与外部输入的地址相应的字线和位线上，以进行此存储单元的读操作，即根据内部存储模块(14)存储的逻辑，使位线BL(12)或位线BLB(13)进行放电，产生位线BL(12)和位线BLB(13)的电压，位线BL(12)和位线BLB(13)分别连接灵敏放大器的两路输入；在灵敏放大器(63)的脉冲控制下，位线BL(12)和位线BLB(13)的电压输送到灵敏放大器的两路输入上，当位线BL(12)的电压小于位线BLB(13)的电压，灵敏放大器将位线BL(12)和位线BLB(13)的电压的电压差转换为逻辑1，当位线BL(12)的电压大于位线BLB(13)的电压，灵敏放大器将位线BL(12)和位线BLB(13)的电压的电压差转换为逻辑0；根据控制电路(62)中的或非门的输出端Y产生的脉冲宽度为2ns～5ns的脉冲，此脉冲作为原始脉冲(具体见图10中Y的输出)，经过延时线与非门为主的时序控制电路，产生控制存储阵列(61)的脉冲，再根据外部输入的地址和写信号，将这个脉冲输入到与外部输入的地址相应的字线和位线上，以进行此存储单元的写操作，此时位线BL(12)和位线BLB(13)的一条设置为逻辑1，另一条强制设置为逻辑0，第一晶体管将位线BL(12)的电压传送至内部存储模块(14)，第二晶体管将位线BLB(13)的电压传送至内部存储模块(14)，位线BL(12)的电压小于位线BLB(13)的电压，内部存储模块(14)置为逻辑1，位线BL(12)的电压大于位线BLB(13)的电压，内部存储模块(14)置为逻辑0；或非门的两个输入端的第一输入端A连接外部输入，将或非门的两个输入端的第二输入端B连接反向器的输出，反向器的输入连接位线BL(12)，或非门的输出端Y连接存储阵列(61)的字线WL(11)；将或非门的两个输入端的第一输入端A的初值置为逻辑1，将非门的两个输入端的第二输入端B的初值置为逻辑0，或非门的输出端Y的初始值为逻辑0；给或非门的第一输入端A输入下降沿，或非门的第一输入端A由1变为逻辑0，此时或非门的输出端Y由0变为逻辑1，此时连接或非门的输出端Y的存储阵列(61)的字线WL(11)为逻辑1，即字线WL打开，使第一晶体管导通；内部存储模块(14)通过第一晶体管对位线BL(12)放电，即位线BL(12)电压置为逻辑0，输入到反向器的输入端；反向器将输入的逻辑0反向，输出逻辑1，送至或非门的第二输入端B；或非门将第二输入端B输入的逻辑1和或非门的第一输入端A变后得到的逻辑0进行或非运算，或非门的输出端Y由1变为0，形成脉冲；根据需要的存储容量，调整存储阵列(61)中每列的存储单元的数量，每列的存储阵列的位线BL(12)的长度，即每列的存储单元的位线BL(12)的长度之和，位线BL(12)上连接的存储单元的数量增多，或非门的输出端Y的脉冲宽度变宽，同时，调整存储阵列(61)中的列数，将存储阵列(61)中的排成多列的存储单元的位线BL(12)连接在一起，存储阵列(61)中的列数增多，或非门的输出端Y的脉冲宽度变窄，最终将或非门的输出端Y的脉冲宽度调整与2ns～5ns。...
【技术特征摘要】
【专利技术属性】
技术研发人员：李鹏，李阳，陆时进，李建成，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11
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