本发明专利技术公开了一种具有低扇入的控制逻辑电路，其特征在于，包括：主控制逻辑触发电路、主控制逻辑电路和子控制逻辑电路，所述主控制逻辑触发电路用于产生使主控制逻辑电路工作的触发信号；所述主控制逻辑电路用于产生子控制逻辑电路的输入，其包括1个与门和4个相同的动态逻辑单元，该动态逻辑单元用于将比较器的16个比较结果分4组依次进行锁存；所述子控制逻辑电路包括4个或非门和16个相同的动态逻辑单元，该动态逻辑单元用于将主控制逻辑电路的16个锁存结果分别锁存输出。本发明专利技术的有益之处在于：在满足低锁存时间的前提下，具有较低的扇入，降低了比较器的扇出，使比较器能够以更快的速度工作。
【技术实现步骤摘要】
本专利技术涉及一种控制逻辑电路，具体涉及一种具有低扇入的控制逻辑电路，属于模拟集成电路领域。
技术介绍
SAR ADC(逐次逼近型模数转换器)由于其结构简单、功耗低、易集成、面积小等优势，成为近年来工业界和学术界的研宄热点。高速SAR ADC的设计主要受到比较器的速度和DAC网络的建立时间的限制。随着SAR ADC精度的提高，采用传统的控制逻辑电路，比较器的负载电容会相应增大很多，使得高速比较器的设计更加困难。如果能够将控制逻辑部分的动态逻辑单元的数目降低，以减小比较器的负载电容，那么比较器的速度将会大大提升。鉴于上述原因，一种新型的低扇入动态逻辑电路成为一种需求。
技术实现思路
本专利技术的目的在于提供一种具有低扇入的控制逻辑电路，通过将控制逻辑电路中的动态逻辑单元分为主控制逻辑电路和子控制逻辑电路两种不同的电路形式，使得16位SAR ADC中比较器的负载降为原来的四分之一，并且保证将16个比较结果正确的锁存输出。为了实现上述目标，本专利技术采用如下的技术方案:一种具有低扇入的控制逻辑电路，其特征在于，位于模数转换器中，包括:主控制逻辑触发电路、主控制逻辑电路和子控制逻辑电路，其中:前述主控制逻辑触发电路用于产生使主控制逻辑电路工作的触发信号；前述主控制逻辑电路用于产生子控制逻辑电路的输入，其包括I个与门和4个相同的动态逻辑单元，该4个动态逻辑单元用于将比较器的16个比较结果分4组依次进行锁存；前述子控制逻辑电路包括4个或非门和16个相同的动态逻辑单元，该16个动态逻辑单元用于将主控制逻辑电路的16个锁存结果分别锁存输出。前述的具有低扇入的控制逻辑电路，其特征在于，前述主控制逻辑触发电路包括:反相器I1、同或门XNOR、缓冲器BUF、反相器12和与非门NAND，其中:前述反相器Il的输入接米样时钟Sample，前述反相器Il的输出和前述同或门XNOR的一个输入接前述子控制逻辑电路，前述同或门XNOR的另一个输入和前述缓冲器BUF的输入接前述主控制逻辑电路，前述缓冲器BUF的输出接前述反相器12的输入，前述反相器12的输出和前述同或门XNOR的输出分别接前述与非门NAND的两个输入；前述与非门NAND的输出接前述主控制逻辑电路的输入；前述反相器Il的输出信号Stl作为子控制逻辑电路的输入信号，前述与非门NAND的输出信号作为前述主控制逻辑电路的触发信号。前述的具有低扇入的控制逻辑电路，其特征在于，前述主控制逻辑电路包括:与门AND、动态逻辑单元DL1、动态逻辑单元DL2、动态逻辑单元DL3和动态逻辑单元DL4，其中:前述与门AND的一个输入、前述动态逻辑单元DLl的输入CMPP、前述动态逻辑单元DL2的输入CMPP、前述动态逻辑单元DL3的输入CMPP和前述动态逻辑单元DL4的输入CMPP短接并接比较器的正输出CMPP，前述与门AND的另一个输入、前述动态逻辑单元DLl的输入CMPN、前述动态逻辑单元DL2的输入CMPN、前述动态逻辑单元DL3的输入CMPN和前述动态逻辑单元DL4的输入CMPN短接并接比较器的负输出CMPN ；前述动态逻辑单元DL1、前述动态逻辑单元DL2、前述动态逻辑单元DL3和前述动态逻辑单元DL4的输入CLK短接并接前述与门AND的输出；前述动态逻辑单元DLl的输入D接前述主控制逻辑触发电路的输出，前述动态逻辑单元DLl的输出Q接前述动态逻辑单元DL2的输入D，前述动态逻辑单元DLl的输出P和N接前述子控制逻辑电路；前述动态逻辑单元DL2的输出Q接前述动态逻辑单元DL3的输入D，前述动态逻辑单元DL2的输出P和N接前述子控制逻辑电路；前述动态逻辑单元DL3的输出Q接前述动态逻辑单元DL4的输入D，前述动态逻辑单元DL3的输出P和N接前述子控制逻辑电路；前述动态逻辑单元DL4的输出Q接前述主控制逻辑触发电路，前述动态逻辑单元DL4的输出P和N接前述子控制逻辑电路；前述动态逻辑单元DLl产生的输出信号PljP NI C1、前述动态逻辑单元DL2产生的输出信号P2jP N2 C1、前述动态逻辑单元DL3产生的输出信号P3jP N3 C1以及前述动态逻辑单元DL4产生的输出信号P4jP N4 C1作为子控制逻辑电路的输入信号；前述主控制逻辑电路产生的输出信号Qtl作为主控制逻辑触发电路的输入信号。前述的具有低扇入的控制逻辑电路，其特征在于，前述子控制逻辑电路包括:或非门NORl、动态逻辑单元DL5、动态逻辑单元DL6、动态逻辑单元DL7、动态逻辑单元DL8、或非门NOR2、动态逻辑单元DL9、动态逻辑单元DL10、动态逻辑单元DL11、动态逻辑单元DL12、或非门NOR3、动态逻辑单元DL13、动态逻辑单元DL14、动态逻辑单元DL15、动态逻辑单元DL16、或非门N0R4、动态逻辑单元01^17、动态逻辑单元01^18、动态逻辑单元01^19和动态逻辑单元DL20，其中:前述动态逻辑单元DL5的输入D、前述动态逻辑单元DL9的输入D、前述动态逻辑单元DL13的输入D和前述动态逻辑单元DL17的输入D短接并接主控制逻辑触发电路；前述或非门NORl的一个输入、前述动态逻辑单元DL5的输入CMPP、前述动态逻辑单元DL6的输入CMPP、前述动态逻辑单元DL7的输入CMPP和前述动态逻辑单元DL8的输入CMPP短接并接主动态逻辑电路的输出信号Pltl，前述或非门NORl的另一个输入、前述动态逻辑单元DL5的输入CMPN、前述动态逻辑单元DL6的输入CMPN、前述动态逻辑单元DL7的输入CMPN和前述动态逻辑单元DL8的输入CMPN短接并接主动态逻辑电路的输出信号NI。，前述动态逻辑单元DL5的输入CLK、前述动态逻辑单元DL6的输入CLK、前述动态逻辑单元DL7的输入CLK和前述动态逻辑单元DL8的输入CLK短接并接前述或非门NORl的输出，前述动态逻辑单元DL5的输出Q接前述动态逻辑单元DL6的输入D，前述动态逻辑单元DL6的输出Q接前述动态逻辑单元DL7的输入D，前述动态逻辑单元DL7的输出Q接前述动态逻辑单元DL8的输入D ；前述或非门NOR2的一个输入、前述动态逻辑单元DL9的输入CMPP、前述动态逻辑单元DLlO的输入CMPP、前述动态逻辑单元DLll的输入CMPP和前述动态逻辑单元DL12的输入CMPP短接并接主动态逻辑电路的输出信号P2。，前述或非门NOR2的另一个输入、前述动态逻辑单元DL9的输入CMPN、前述动态逻辑单元DLlO的输入CMPN、前述动态逻辑单元DLll的输入CMPN和前述动态逻辑单元DL12的输入CMPN短接并接主动态逻辑电路的输出信号N2。，前述动态逻辑单元DL9的输入CLK、前述动态逻辑单元DLlO的输入CLK、前述动态逻辑单元DLll的输入CLK和前述动态逻辑单元DL12的输入CLK短接并接前述或非门NOR2的输出，前述动态逻辑单元DL9的输出Q接前述动态逻辑单元DLlO的输入D，前述动态逻辑单元DLlO的输出Q接前述动态逻辑单元DLll的输入D，前述动态逻辑单元DLll的输出Q接前述动态逻辑单元DL12的输入D ；前述或非门NOR3的一个输入、前述动态逻辑单元DL13的输入CMPP、前述动态逻辑单元DL14的输入CMPP、前述动态逻辑单元本文档来自技高网...
【技术保护点】
一种具有低扇入的控制逻辑电路，其特征在于，位于模数转换器中，包括：主控制逻辑触发电路、主控制逻辑电路和子控制逻辑电路，其中：所述主控制逻辑触发电路用于产生使主控制逻辑电路工作的触发信号；所述主控制逻辑电路用于产生子控制逻辑电路的输入，其包括1个与门和4个相同的动态逻辑单元，该4个动态逻辑单元用于将比较器的16个比较结果分4组依次进行锁存；所述子控制逻辑电路包括4个或非门和16个相同的动态逻辑单元，该16个动态逻辑单元用于将主控制逻辑电路的16个锁存结果分别锁存输出。
【技术特征摘要】
【专利技术属性】
技术研发人员：王玉涛，姚娇娇，朱樟明，梁宇华，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61
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