本发明专利技术提供一种具有蓄积有压缩应力的GaN的半导体装置。实施方式的半导体装置包含GaN层、及AlXGa1-XN层；所述AlXGa1-XN层与所述GaN层接触地设于所述GaN层上，且含有C，其中0≤X＜1。
【技术实现步骤摘要】
【专利说明】半导体装置本申请案享受以日本专利申请2014-50877号(申请日:2014年3月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
在Si基板上成长GaN的情况下，存在如下问题，因Si和GaN的晶格常数差(约17% )与热膨胀系数差(约56% )而在GaN层产生拉伸应力，难以获得优质的无龟裂的GaN系氮化物半导体磊晶膜。
技术实现思路
本专利技术提供一种具有蓄积有压缩应力的GaN的半导体装置。实施方式的半导体装置包含GaN层、及AlxGa1J层，其中OS X< I。所述AlxGagN层与所述GaN层接触而设于所述GaN层上，且含有C。【附图说明】图1是表示实施方式I的半导体装置的概略剖视图的一个例子。图2是示意性表示参考例中的压缩应力的蓄积的图的一个例子。图3是示意性表示图1所示的半导体装置中的压缩应力的蓄积的图的一个例子。图4是表示图1所示的半导体装置的一变形例的概略剖视图的一个例子。图5是表示实施方式2的半导体装置的概略结构的概略剖视图的一个例子。【具体实施方式】下面，一边参照附图一边说明若干实施方式。在附图中，对相同部分标注相同参照编号，并适当地省略其重复说明。附图分别用于帮助专利技术说明及其理解，请留意各图中的形状、尺寸、比等有与实际装置不同的部分。若为本领域技术人员便可参照以下说明及公知技术适当地对这些不同点进行设计变更。本申请说明书中，“积层”除了包含彼此接触地重叠的情况以外，还包含中间介插着其他层而重叠的情况。另外，所谓“设于…上”，除了包含直接接触地设置的情况以外，还包含中间介插着其他层而设置的情况。而且，“主面”是指基板或层的表面中形成有元件的表面。(I)实施方式I图1是表示实施方式I的半导体装置的概略剖视图的一个例子。本实施方式的半导体装置包含基板S、缓冲层10、u型GaN层Il、C-AlxGai_xN层13、i型GaN层14、及AlxGapxN层15。基板S在本实施方式中是包含(111)面的Si基板。Si基板的膜厚为例如500 μ m以上且2mm以内，更理想的是700 μ m以上且1.5mm以内。另外，基板S也可以为于主面积层有薄层Si的基体。在使用积层有薄层Si的基体的情况下，薄层Si的膜厚为例如5nm以上且500nm以内。缓冲层10包含于基板S上接触基板S而设置的AlN层101、及在AlN层101上接触AlN层101而设置的AlyGaNpy层(O < y < 1)102。AlN层101为例如50nm以上且500nm以下，理想的是10nm以上且300nm以下。AlyG&1_yN层(O < y < I) 102为例如10nm以上且100nm以下，也可以积层多个含有Al组成的层。在积层多个含有Al组成的层的情况下，例如为AlyGai_yN层(0.3 < y < 0.7)与AlzGa1=N层(0.05 < z < 0.3)依次积层而成的积层结构即可。然而，根据半导体装置的总膜厚或半导体装置的设计，也可以不存在AlyGai_yN层(O < y < 1)102。C-AlxGa1^N 层 13 设于缓冲层 10 上且含有 C 的 AlxGa1^N层(O 彡 X < I)。C-AlxGa1^N层13为例如500nm以上且1ymWT的层厚，例如C的浓度为5 X 117CnT3以上且5 X 119CnT3以下。作为更理想的实施例，例如在AlxGahN层(X = O)中，添加的碳浓度为I X 1018cm_3以上且I X 119CnT3以下，膜厚为0.5 μ m以上且5 μ m以下，例如在AlxGa1J层(X = 0.03)中，添加的碳浓度为8X 117CnT3以上且5X 118CnT3以下，膜厚为0.5 μ m以上且3 μ m以下。在本实施方式中，C-AlxGahN层13是对应于例如第lAlxGai_xN层。未特意添加杂质而形成的Undoped_GaN(以下仅称为“u_GaN”)层11是以介插于缓冲层10与C-AlxGahN层13之间的方式设置。u型GaN层11是未特意添加杂质而形成的GaN层，其膜厚为例如10nm以上且2 μ m以下，更理想的是200nm以上且Ιμπι以下。u型GaN层11的杂质浓度为碳、氧及硅均小于5 X 1017cm_3。缓冲层10中所含的错位密度为IXlOicicnT2以上，但通过介插u型GaN层11，可获得积层于上层的氮化物半导体层的穿透错位密度小于2X 19CnT2的氮化物半导体晶体。另外，在本半导体装置中未介插u型GaN层11的情况下，积层于上层的氮化物半导体层的穿透错位密度为2X109cm_2以上。i型GaN层14设于C-AlxGa1J层13上。i型GaN层14理想的是相比u型GaN层11而杂质浓度更低。i型GaN层14的膜厚为例如0.5μπι以上且3μπι以下，i型GaN层14的杂质浓度为碳、氧及娃均小于3X 1017cnT3。AlxGa1J层15形成于i型GaN层14上，且包含非掺杂或η型的AlxGapxN (O< X彡I)。在i型GaN层14内的i型GaN层14与AlxGaN层15的界面附近产生二维电子系30e。由此，i型GaN层14作为通道而发挥作用。在本实施方式中，AlxGai_xN层15是对应于例如第2AlxGai_xN层。在本实施方式中，实现通过在基板S上以较厚膜厚积层氮化物半导体层而使用GaN-on-Si磊晶基板的具有1000V以上的耐压的半导体装置。如所述那样对于提高耐压来说重要的是在GaN中添加C或Al，但由于原子半径较小的杂质的C添加量的增加或Al混晶比的增加，GaN的晶格常数变小，影响到积层于缓冲层10上的氮化物半导体层的压缩应力的蓄积。即，如图2的参考例所示，未进行充分的压缩应力蓄积，难以获得无龟裂、优质、且积层膜厚较厚的GaN系氮化物半导体磊晶膜。相反，若不于GaN中添加C或Al，则存在虽容易进行压缩应力的蓄积，但难以获得充分的耐压的问题。因此，在本实施方式中，是在缓冲层10与C-AlxGahN层13之间设置非掺杂的GaN层11作为应力控制层。图3示意性地表示本实施方式的半导体装置中的压缩应力的蓄积。如图3所示，与杂质浓度高的C-AlxGahN层13相比当前第1页1 2 本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于包含：GaN层；及AlxGa1‑XN层，其与所述GaN层接触地设于所述GaN层上，且含有C，其中0≤X＜1。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：矶部康裕，杉山直治，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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