具有自适应数量的打开行的存储器设备制造技术

一种存储器设备，包括存储器阵列，至少一个行地址缓冲器，一组行数据缓冲器、行解码器、感测放大器阵列、以及解复用器。该存储器阵列包括被组织成行和列的数据元素。所述行中的每一行能通过行地址来定址。所述行中的每一行中的每个数据元素能通过列地址来定址。所述至少一个行地址缓冲器保持所选一组连续行地址中的一所选行地址。该组行数据缓冲器保持与所选该组连续行地址相对应的所选行的相应内容。该行解码器解码所选行地址以访问所选行。该感测放大器阵列读取所选行并将所选行的内容通过该解复用器传送至所述行数据缓冲器之一，并且将所选行的内容写回到所选行。

【技术实现步骤摘要】
【国外来华专利技术】具有自适应数量的打开行的存储器设备公开领域本文公开的实施例涉及存储器设备领域，更具体而言，涉及能够具有自适应数量的打开行的存储器设备。
技术介绍
同步动态随机存取存储器(SDRAM)设备是与外部时钟信号(诸如系统时钟信号)同步地操作的各种类型的动态随机存取存储器(DRAM)。SDRAM的输入和输出数据被同步至系统时钟信号的活跃沿。双速率(DDR)SDRAM是提供常规SDRAM的操作速度的双倍的更快的存储器设备。DDRSDRAM允许在系统时钟信号的上升沿和下降沿两者上的数据传输。DDRSDRAM通常在多核系统中使用。SDRAM或DDRSDRAM包括一组存储器阵列(也被称为排(bank))。每个存储器阵列包括被组织成行和列的数据元素。行中的每一个数据元素可通过列地址来定址，并且通常是数据字。行也被称为页。当前，在SDRAM或DDRSDRAM中，每次仅可打开一行。一旦打开行的内容被锁存在行数据缓冲器中，对打开行中的不同列地址的后续存储器请求可以从该行数据缓冲器快速地提供。这种存储器访问被称为行击中(rowhit)。如果请求一不同行且该不同行需要打开，则该存储器访问被称为“行未击中(rowmiss)”。对于行击中，仅该行数据缓冲器被利用，而不需要对该存储器阵列的访问。SDRAM或DDRSDRAM通常在多核系统中使用。多核系统包括多个处理器。处理器通常请求具有不同的存储器访问模式的存储器访问。由于请求者的不同的存储器访问模式，SDRAM或DDRSDRAM中的固定行大小可能导致SDRAM或DDRSDRAM的次优能力或次优性能。利用大的行大小通常可以增加行击中的数量，但是将导致打开行时的功耗的增加。使用小的行大小可减少打开行时的功耗，但是可能导致不良的性能，因为对于具有高访问局部性的请求者而言将有更少的行击中。概述本专利技术的各示例性实施例涉及一种具有自适应数量的打开行的存储器设备，一种打开此类设备中的行的方法，一种用于访问此类存储器设备的存储器控制器，以及一种包括此类存储器设备的系统。本专利技术的一个实施例是一种存储器设备。该存储器设备包括存储器阵列，至少一个行地址缓冲器，一组行数据缓冲器、行解码器、感测放大器阵列、以及解复用器。该存储器阵列包括被组织成行和列的数据元素。所述行中的每一行能通过行地址来定址。一行中的每个数据元素能通过列地址来定址。该至少一个行地址缓冲器用于保持所选择的一组连续行地址中的一所选行地址。所述行数据缓冲器组用于保持与所选择的该组连续行地址相对应的所选行的相应内容。耦合至所述至少一个行地址缓冲器和所述存储器阵列的所述行解码器用于接收所选行地址并用于解码所选行地址以访问存储器阵列的所选行。耦合至所述存储器阵列并耦合至所述一组行数据缓冲器的所述感测放大器阵列用于读取所选行并将所选行的内容传送给所述行数据缓冲器中的一个行数据缓冲器，以及用于将所选行的内容写回到所选行。耦合至所述感测放大器阵列和所述一组行数据缓冲器的所述解复用器用于将所选行的内容从所述感测放大器阵列提供至所述行数据缓冲器中的所述一个行数据缓冲器。本专利技术的一个实施例是一种用于打开存储器设备中的行的方法。该存储器设备包括存储器阵列，所述存储器阵列包括被组织成行和列的数据元素，所述行中的每一行能通过行地址来定址，一行中的每个数据元素能通过列地址来定址。该方法包括以下操作：(a)接收打开行的第一命令，所述命令包括所选行地址和指定从所选行地址开始的要打开的行的数量的行模式指示符；(b)将所选行地址加载到至少一个行地址缓冲器中；(c)使用行解码器来解码所选行地址以访问所述存储器阵列中的所选行；(d)读取所选行并使用感测放大器阵列来将所选行的内容传送到一组行数据缓冲器中的相应行数据缓冲器；以及如果要打开的行的指定数量大于1，则：(e)基于所选行地址来计算所选连续行地址；以及(f)重复操作(b)、(c)和(d)，其中用所选连续行地址来取代所选行地址。本专利技术的一个实施例是一种用于访问存储器设备的存储器控制器。该存储器设备包括存储器阵列，该存储器阵列包括被组织成行和列的数据元素。所述行中的每一行能通过行地址来定址。一行中的每个数据元素能通过列地址来定址。该存储器设备能够具有自适应数量的打开行。该存储器控制器包括仲裁器、存储器映射器、以及命令生成器。该仲裁器用于接收和调度来自请求者的存储器访问请求。该存储器访问请求包括逻辑地址。该仲裁器被配置成确定针对该存储器访问请求的打开行的自适应数量。所述存储器映射器被耦合至所述仲裁器以用于将所述逻辑地址转换为包括行地址和列地址的物理地址。所述命令生成器被耦合至所述存储器映射器和所述仲裁器以用于生成与该存储器访问请求相对应的命令序列并用于向所述存储器设备发送所述命令序列。所述命令序列中的一个命令包括指定打开行的自适应数量的行模式指示符。本专利技术的一个实施例是一种包括存储器设备、存储器控制器和处理器的系统，所述存储器设备能够具有自适应数量的打开行。该存储器设备包括存储器阵列，所述存储器阵列包括被组织成行和列的数据元素，所述行中的每一行能通过行地址来定址，一行中的每个数据元素能通过列地址来定址。该存储器设备包括用于保持该自适应数量的行的内容的一组行数据缓冲器。所述存储器控制器被配置成接收来自请求者的存储器访问请求并耦合至所述存储器设备以访问所述存储器设备。该处理器被耦合至该存储器控制器。该处理器能够执行行确定模块。所述自适应数量的打开行是由所述存储器控制器通过监视所述请求者的存储器访问模式来确定的，或者是由所述处理器通过执行所述行确定模块来确定的。附图简述给出附图以帮助对本专利技术实施例进行描述，且提供附图仅用于解说实施例而非对其进行限定。图1是解说本专利技术的一个实施例可在其中被实践的系统的图示。图2解说了根据本专利技术的一个实施例来构造的存储器设备的实施例。图3是解说在本专利技术的一个实施例构造的存储器设备中打开行的过程的流程图。图4是解说在本专利技术的一个实施例构造的存储器设备中对请求从行进行读取的命令作出响应的过程的流程图。图5是解说在根据本专利技术的一个实施例构造的存储器设备中对请求向行进行写入的命令作出响应的过程的流程图。图6是解说在根据本专利技术的一个实施例构造的存储器设备中对请求预充电的命令作出响应的过程的流程图。图7是解说图1中示出的存储器控制器120的实施例的图示。图8示出了现有技术的SDRAM的简化状态图。图9是解说现有技术的典型SDRAM的同一存储器阵列中的两个不同行的两个激活的时序图的图示。图10是解说根据本专利技术的一实施例构造的SDRAM的同一存储器阵列中的两个不同行的两个激活的时序图的图示。图11是解说根据本专利技术的一实施例构造的SDRAM的简化状态图的图示。详细描述本专利技术的各方面在以下针对本专利技术具体实施例的描述和有关附图中被公开。可以设计替换实施例而不会脱离本专利技术的范围。另外，本专利技术中众所周知的元素将不被详细描述或将被省去以免湮没本专利技术的相关细节。这些实施例的所公开的一个特征可能是通常作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可对应于方法、程序、规程等。一本文档来自技高网...

【技术保护点】
一种存储器设备，包括：存储器阵列，所述存储器阵列包括被组织成行和列的数据元素，所述行中的每一行能通过行地址来定址，所述行中的每一行中的每个数据元素能通过列地址来定址；用于保持所选一组连续行地址中的一所选行地址的至少一个行地址缓冲器；用于保持与所选一组连续行地址相对应的所选行的相应内容的一组行数据缓冲器；行解码器，所述行解码器耦合至所述至少一个行地址缓冲器和所述存储器阵列以用于接收所选行地址并用于解码所选行地址以访问所述存储器阵列的所选行；感测放大器阵列，所述感测放大器阵列耦合至所述存储器阵列并耦合至所述一组行数据缓冲器以用于读取所选行并将所选行的内容传送给所述行数据缓冲器中的一个行数据缓冲器，以及用于将所选行的内容写入到所选行；以及解复用器，所述解复用器耦合至所述感测放大器阵列和所述一组行数据缓冲器以将所选行的内容从所述感测放大器阵列提供至所述行数据缓冲器中的所述一个行数据缓冲器。

【技术特征摘要】
【国外来华专利技术】2013.01.08 US 13/736,6621.一种存储器设备，包括：存储器阵列，所述存储器阵列包括被组织成行和列的数据元素，所述行中的每一行能通过行地址来定址，所述行中的每一行中的每个数据元素能通过列地址来定址；用于保持所选一组连续行地址中的一所选行地址的一组行地址缓冲器；用于保持与所选一组连续行地址相对应的所选行的相应内容的一组行数据缓冲器；行解码器，所述行解码器耦合至至少一个行地址缓冲器和所述存储器阵列以用于接收所选行地址并用于解码所选行地址以访问所述存储器阵列的所选行；复用器，所述复用器耦合至所述一组行地址缓冲器并耦合至所述行解码器以用于选择在所述行地址缓冲器中的所选一个行地址缓冲器中保持的行地址并用于将所选行地址提供给所述行解码器；感测放大器阵列，所述感测放大器阵列耦合至所述存储器阵列并耦合至所述一组行数据缓冲器以用于读取所选行并将所选行的内容传送给所述行数据缓冲器中的一个行数据缓冲器，以及用于将所选行的内容写入到所选行；以及解复用器，所述解复用器耦合至所述感测放大器阵列和所述一组行数据缓冲器以将所选行的内容从所述感测放大器阵列提供至所述行数据缓冲器中的所述一个行数据缓冲器。2.如权利要求1所述的存储器设备，其特征在于，所述一组行地址缓冲器是被配置成每次一个地保持所选连续行地址的单个寄存器，所选连续行地址是从所选连续行地址中的第一行地址动态计算的，并且其中所述一组行数据缓冲器被配置成分别保持与所选连续行地址相对应的行的内容。3.如权利要求1所述的存储器设备，其特征在于，所述一组行地址缓冲器被配置成分别保持所选一组连续行地址，所述一组行地址缓冲器对应于所述一组行数据缓冲器。4.如权利要求1所述的存储器设备，其特征在于，所述感测放大器阵列被配置成在完成将所选行的内容传送到所述行数据缓冲器中的所述一个行数据缓冲器时将所选行的内容写回到所选行。5.如权利要求1所述的存储器设备，其特征在于，进一步包括：用于接收和解码第一命令的控制电路，所述第一命令包括指定的行地址和行模式指示符，所述行模式指示符指定要打开的行的数量，所述控制电路包括用于保持所述行模式指示符的存储器模式寄存器。6.如权利要求5所述的存储器设备，其特征在于，所述控制电路被配置成指令所述存储器阵列打开从所述指定的行地址开始的指定数量的行，所打开的指定数量的行的内容被传递至相应的行数据缓冲器以供保持。7.如权利要求6所述的存储器设备，其特征在于，所述控制电路被配置成接收在所述第一命令之后的第二命令，所述第二命令请求从所述打开的指定数量的行中所标识的行进行读取，并且其中对所标识的行的所述读取是通过从相应的行数据缓冲器进行读取来执行的。8.如权利要求6所述的存储器设备，其特征在于，所述控制电路被配置成接收在所述第一命令之后的第三命令，所述第三命令请求写入到所述打开的指定数量的行中所标识的行，所述所标识的行的内容保持在相应的行数据缓冲器中，并且其中所述写入是通过写入到所述相应的行数据缓冲器来执行的。9.如权利要求6所述的存储器设备，其特征在于，所述控制电路被配置成接收在所述第一命令之后的第四命令，所述第四命令请求预充电，所述预充电通过使用所述相应的行数据缓冲器的内容和所述感测放大器阵列来每次一个地写回到所述存储器阵列中的所打开的指定数量的行以及关闭所打开的指定数量的行来执行。10.如权利要求1所述的存储器设备，其特征在于，所述一组行数据缓冲器包括4个行数据缓冲器。11.一种打开存储器设备中的行的方法，所述存储器设备包括存储器阵列，所述存储器阵列包括被组织成行和列的数据元素，所述行中的每一行能通过行地址来定址，所述行中的每一行中的每个数据元素能通过列地址来定址，所述方法包括以下操作：(a)接收打开行的第一命令，所述命令包括所选行地址和指定从所选行地址开始的要打开的行的数量的行模式指示符；(b)将所选行地址加载到一组行地址缓冲器中；(c)选择保持在所述行地址缓冲器中的所选一个行地址缓冲器中的行地址并且将所选行地址提供给行解码器；(d)使用所述行解码器来解码所选行地址以访问所述存储器阵列中的所选行；(e)读取所选行并使用感测放大器阵列将所选行的内容传送到一组行数据缓...

【专利技术属性】
技术研发人员：J·沈，L·王，L·舒亚伊恩，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US