本发明专利技术在于提供一种包括逻辑电路的半导体装置，本发明专利技术的目的在于缩短处理时间，降低制造成本。进而，为了实现上述目的，逻辑电路的形成区域（114）包括：以规定精度被光接近修正处理的第1区域（114b，170）；以及，以低于规定精度的精度被光接近修正处理的第2区域（114a，180）。特别是，第1区域（114b，170）具有作为晶体管而动作的栅极布线（172），第2区域（114a，180）具有不作为晶体管而动作的虚拟布图（182）。
【技术实现步骤摘要】
【专利说明】本申请是下述申请的分案申请:专利技术名称:；申请日:2006年4月25日； 申请号:200680014103.7 (国际申请号:PCT/JP2006/308620)。
本专利技术涉及，特别是涉及用于高效地对在转印半导体装置等的设计图案时产生的畸变进行修正的技术。
技术介绍
在现有的半导体装置的制造方法中，对于通过设计获得的设计布图，预先估计伴随光接近效应的畸变，对其实施修正的OPC (Optical Proximity Correct1n:光接近修正)，将其变换为OPC后的布图，然后，作为掩模来绘制。采用通过绘图而获得的掩模，对晶片进行曝光，由此，将设计图案转印于晶片上。另外，在该设计图案的转印中，也可不必采用掩模，或者，采用OPC后的布图，向晶片上直接绘图(直绘)即可。在上述OPC中，预计有不仅在光平版印刷(lithography)，而且在电荷束平版印刷、X射线平版印刷、蚀刻、CMP、掩模形成等的工艺中产生的畸变。一般，进行更高精度的OPC处理和掩模、晶片的制造成本二者存在折衷选择的关系。即，更高精度的OPC具有造成更高成本的倾向。在过去，作为OPC处理用的方法，主要采用规则库(rule base)0PC。在规则库OPC的情况下，修正步骤的单位，修正对象的细分级数、角部的修正级数、线端部的修正级数等为用于进行高精度处理的参数，但是，由于使它们具有高精度，故存在处理时间和制造成本增加的问题。另外，近年，代替规则库0PC，而采用模型库(model base)0PC。模型库OPC与在规则库OPC中，人们根据DRC (Design Rule Checker)的图形的特征，描述修正规则的情况相比较，采用平版印刷模拟，在预测形成于晶片上的图案形状的同时，对其进行修正。因此，与可进行更高精度的修正的情况相反，由于按照芯片等级进行模拟，故具有处理时间进一步增加的问题。该处理时间在采用与过去相同的处理资源(resource)时，还存在在从数天?数周的范围内的情况。另外，在模型库OPC的情况下，一般，与规则库OPC相比较，OPC后的布图变为更复杂的形状，由此，所输出的数据进一步增加。因此，存在将OPC后的布图变换为掩模数据，绘制在晶片上所必需的处理时间进一步增加的问题。在模型库OPC的情况下，所移动的边缘的长度方向的单位长度、该单位的数量、移动的步骤等为高精度化的参数，但是，如果为高精度，由于不仅OPC处理所需要的资源，而且绘图数据的数量也增加，故具有制造成本增加的倾向。S卩，在规则库OPC和模型库OPC中的任一者中，使OPC处理为高精度的处理时间和制造成本的增加成为问题。为了解决这样的问题，考虑对应于设计布图的种类，改变OPC处理的精度，缩短处理时间，谋求制造成本的降低等的方法。现有的修正方法的实例例如在专利文献I?8中公开。专利文献1:JP特开平10-199785号文献专利文献2:JP特开平10-301255号文献 专利文献3:JP特开2000-162758号文献专利文献4:JP特开2001-100390号文献专利文献5:JP特开2002-341514号文献专利文献6:JP特开2003-173012号文献专利文献7:JP特开平9-319067号文献专利文献8:JP特开2002-328457号文献。在现有的OPC方法中，在光掩模中的与存储器相对应的存储区域，对应于设计布图的种类，改变OPC处理的精度。但是，这些方法相对光掩模中的对应于随机逻辑电路的随机逻辑区域，难以说一定是适合的。因此，在包括随机逻辑电路的半导体装置中，存在不能缩短处理时间，降低制造成本的问题。
技术实现思路
本专利技术是为了解决以上的问题而提出的，本专利技术的目的在于提供一种能在包括逻辑电路的半导体装置中，缩短处理时间，降低制造成本的半导体装置及其制造方法以及半导体制造用掩模，光接近处理方法。本专利技术的半导体装置是包括逻辑电路的半导体装置，该逻辑电路的形成区域包括按照规定精度被光接近修正处理的第I区域；以及按照低于规定精度的精度被光接近修正处理的第2区域。根据本专利技术的半导体装置，在具有逻辑电路的半导体装置中，可缩短处理时间，降低制造成本。本专利技术的半导体制造用掩模是用于制造具有逻辑电路的半导体装置的半导体制造用掩模，其中，与上述逻辑电路相对应的掩模区域包括按照规定精度被光接近修正处理的第I区域；以及按照低于规定精度的精度被光接近修正处理的第2区域。根据本专利技术的半导体制造用掩模，在具有逻辑电路的半导体装置中，可缩短处理时间，降低制造成本。本专利技术的光接近处理方法是用于制造具有逻辑电路的半导体装置的光接近处理方法，该方法包括在逻辑电路的设计布图的第I区域，按照规定精度进行第I光接近修正处理的步骤(a);以及在逻辑电路的设计布图的第2区域，按照低于规定精度的精度进行第2光接近修正处理的步骤(b )。根据本专利技术的光接近处理方法，在具有逻辑电路的半导体装置中，可缩短处理时间，降低制造成本。根据下面的具体描述和附图，会更加明白本专利技术的目的、特征、方面和优点。【附图说明】图1为表示实施方式I的光掩模的结构的顶视图； 图2为表示采用掩模的半导体装置的制造方法的流程图； 图3为表示直接在晶片上进行绘图的半导体装置的制造方法的流程图； 图4为用于说明低精度的OPC处理和高精度的OPC处理的差异的顶视图； 图5为表示用于在矩形状的设计布图中，减小线端的横向凸出不足的OPC处理的顶视图； 图6为表示用于在T字型的设计布图中，减小角部的倒圆(rouding)的OPC处理的顶视图； 图7为表示实施方式I的半导体装置的制造方法的一个实例的流程图； 图8为表示实施方式I的半导体装置的制造方法的设计布图、OPC后的布图和晶片加工的顶视图； 图9为表示实施方式I的半导体装置的制造方法的另一实例的流程图； 图10为表示低精度的设计处理和高精度的设定处理相互产生影响的情况的示意图； 图11为表示实施方式I的半导体装置的制造方法的另一实例的流程图； 图12为表示实施方式I的半导体装置的制造方法的虚拟(dummy)布图的特征的顶视图； 图13为表示实施方式I的半导体装置的制造方法的虚拟布图的特征的顶视图； 图14为用于说明实施方式I的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图； 图15为用于说明实施方式I的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图； 图16为用于说明实施方式I的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图； 图17为用于说明实施方式I的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图； 图18为实施方式I的半导体装置的制造方法中高精度的OPC处理和低精度的OPC处理的差异的顶视图； 图19为表示在实施方式I的半导体装置的制造方法中以层级处理展开的距离的图；图20为表示实施方式2的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图； 图21为表示实施方式3的半导体装置的制造方法中的设计布图、OPC后的布图、以及晶片加工的顶视图； 图22为表示实施方式3的半导体装置的制造方法中的设计布图、O本文档来自技高网...
【技术保护点】
一种包括逻辑电路的半导体装置，其中，上述逻辑电路的形成区域具备：按照规定精度，被光接近修正处理的第1区域；以及按照低于上述规定精度的精度，被光接近修正处理的第2区域，上述第1区域具有作为晶体管而动作的栅极布线，上述第2区域具有未作为晶体管而动作的虚拟布图，上述第1区域和上述第2区域具有晶体管的栅极布线以及与上述栅极布线重合的激活区域，上述第2区域中上述栅极布线的角部和上述激活区域之间的距离大于上述第1区域，上述第2区域中上述栅极布线的上述角部的倒圆大于上述第1区域。
【技术特征摘要】
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【专利技术属性】
技术研发人员：田冈弘展，小野祐作，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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