低功率存储器制造技术

一种低功率存储器，包含多个呈行列排列的存储器模块、多个读取位元线单元、多个呈行列排列的可控制读取元件，及多个读取控制讯号线单元。每一个存储器模块具有多个存储器元件。每一个读取位元线单元对应一列存储器模块，并包括多个第一读取位元线及一个第二读取位元线。每一个读取控制讯号线单元对应一行可控制读取元件，并包括多个分组电连接所述可控制读取元件的读取控制讯号线。通过将多个存储器元件集合为一个存储器模块并搭配设置所述可控制读取元件，及通过所述读取控制讯号线分组控制所述可控制读取元件，能大幅减少功率消耗。

【技术实现步骤摘要】

本专利技术涉及一种存储器，特别是涉及一种低功率存储器。
技术介绍
参阅图1，现有一种半导体存储器包含:多个间隔排列且互不电连接并用于传送一个数据的讯号位元线11、多个间隔排列且互不电连接并用于传送一个控制讯号的控制位元线12、多个存储器元件13，及多个分别电连接所述讯号位元线11的感测放大器14。所述存储器元件13呈阵列排列于所述讯号位元线11及所述控制位元线12间，并分别电连接于所述讯号位元线11及所述控制位元线12，且受该控制讯号控制以输出该数据。所述感测放大器14用于感应放大该数据并输出。由于目前市场趋势所需的存储器容量愈来愈大，当存储器元件13阵列大到一定程度时，由于所述讯号位元线11距离变长而使寄生电容增加，会导致所述讯号位元线11难以被驱动到应有的电位，所以现有技术中需要加入所述感测放大器14来侦测所述讯号位元线11上的微小电位差异，并将该微小电位差异放大处理后以供后续使用，然而感测放大器14耗电大，使得现有半导体存储器的整体耗电量难以下降，无法符合现今节能省电的趋势。参阅图2，目前的半导体存储器倾向于将多个区块(block)的存储器元件13整合(integrate) 一起以节省面积，如图2所示，S卩为整合256行(row)x32位元(bit)x4区块(block)的存储器，并为绕线方便及减少绕线电容，将各区块的位元分散，并将同顺序的位元排列一起再分别经由多个多工器15 (Multiplexer，缩写为MUX)统合输出，其中，所述讯号位元线分别依区块标不为bit0_bk0?bit31_bk0、bit0_bkl?bit31_bkl、bit0_bk2?bit31_bk2、bit0_bk3?bit31_bk3，所述控制位元线、该多工器15的输出讯号线分别标示为 ctr_0 ?ctr_255、bitO ?bit31。然而，当要读取或写入其中一个区块32位元的存储器元件13时，所对应的其中一条控制位元线ctr_0?ctr_255会被致能(enable)，以控制位元线ctrO为例说明，此时该控制位元线CtrO上的所有区块的存储器元件13全部都会一起导通并对各自对应的讯号位元线bit0_bk0?bit31_bk3开始充放电，也就是说有4(区块)乂32(位元)=128 (讯号位元线)一起耗电，如此导致了大量不必要的耗电。
技术实现思路
本专利技术的目的在于提供一种能降低耗电的低功率存储器。本专利技术的低功率存储器，包含一个存储器单元、多个读取位元线单元、一个可控制单元，及多个读取控制讯号线单元。该存储器单元包括多个呈行列排列的存储器模块，每一个存储器模块具有至少一个存储器元件。每一个读取位元线单元对应一列存储器模块，并包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接其中一个存储器模块所具有的存储器元件。该可控制单元包括多个对应所述存储器模块呈行列排列的可控制读取元件，每一行的可控制读取元件分成多组，且每一个可控制读取元件具有一个电连接于其中一个第一读取位元线的输入端、一个电连接对应的该第二读取位元线的输出端，及一个控制端。每一个读取控制讯号线单元对应一行可控制读取元件，并包括多个读取控制讯号线，每一个读取控制讯号线分配电连接一行中其中一组可控制读取元件的该控制端。每一个可控制读取元件依下述其中一种方式动作:每一个可控制读取元件根据其控制端的电压而于一个输出致能状态及一个非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个相关于该输入端的电压的电压。每一个可控制读取元件根据其控制端的电压及其输入端的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个预定参考电压。本专利技术的低功率存储器，所述可控制读取元件具有驱动能力。本专利技术的低功率存储器，所述可控制读取元件具有至少一个用于提供驱动能力的晶体管，及至少一个电连接该晶体管的开关元件。本专利技术的低功率存储器，所述可控制读取元件为三态缓冲器，每一个三态缓冲器具有该输入端、该输出端，及该控制端。本专利技术的低功率存储器，每一个可控制读取元件具有一个缓冲器，及一个电连接该缓冲器的输出端的开关元件。本专利技术的低功率存储器，所述可控制读取元件为反相三态缓冲器，每一个反相三态缓冲器具有该输入端、该输出端，及该控制端。本专利技术的低功率存储器，每一个可控制读取元件具有一个反相缓冲器，及一个电连接该反相缓冲器的输出端的开关元件。本专利技术的低功率存储器，该可控制单元还包括多个对应所述存储器模块呈行列排列且分别电连接于所述第一个读取位元线的第一个偏压电路，于所述存储器元件为一个读取模式时，每一个第一个偏压电路于电连接的第一个读取位元线所电连接的存储器元件皆不输出一个读取数据时，提供偏压将该第一个读取位元线的电压调整至一个第一个预定电压。本专利技术的低功率存储器，每一个第一个偏压电路具有一个开关元件，每一个开关元件两端分别电连接其中一个第一个读取位元线及接收该第一个预定电压。本专利技术的低功率存储器，该可控制单元还包括多个分别电连接于所述第二读取位元线的第二偏压电路，于所述存储器元件为一个读取模式时，每一个第二偏压电路于电连接的第二读取位元线不传输一个读取数据时，提供偏压将该第二读取位元线的电压调整至一个第二预定电压。本专利技术的低功率存储器，每一个第二偏压电路具有一个开关元件，每一个开关元件两端分别电连接其中一个第二读取位元线及接收该第二预定电压。本专利技术的低功率存储器，所述读取控制讯号线于电路布局上位于同一个金属层。本专利技术的低功率存储器，每一个可控制读取元件具有一个开关元件。本专利技术的低功率存储器，还包含多个写入位元线单元，及多个写入控制讯号线单J L.ο每一个写入位元线单元对应一列存储器模块，并包括一个第一个写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接其中一个存储器模块所具有的存储器元件。该可控制单元还包括多个对应所述存储器模块呈行列排列的可控制写入元件，每一行的可控制写入元件分成多组，且每一个可控制写入元件电连接于其中一个第二写入位元线与对应的该第一个写入位元线间。每一个写入控制讯号线单元对应一行可控制写入元件，并包括多个写入控制讯号线，每一个写入控制讯号线分配电连接一行中其中一组可控制写入元件。每一个可控制写入元件受所电连接的写入控制讯号线控制于一个致能状态和一个非致能状态间切换，于该致能状态时，所述可控制写入元件将所电连接的第一个写入位元线的一个写入数据传输至电连接的第二写入位元线；于该非致能状态时，所述可控制写入元件不将所电连接的第一个写入位元线的该写入数据传输至电连接的第二写入位元线。本专利技术的低功率存储器，所述可控制写入元件为开关元件。本专利技术的低功率存储器，所述写入控制讯号线及所述读取控制讯号线于电路布局上位于同一个金属层。本专利技术的有益效果在于:通过将多个存储器元件集合为一个存储器模块并搭配设置所述可控制读取元件，可视为将存储器元件串列切开为较小的单位而降低每一个小单位的寄生电容，因此不需感测放大器即可正常运作，大幅下降耗电量，且通过所述读取控制讯号线分组控制所述可控制读取元件，可以减少读取时的充放耗电，所以能大幅减少无谓的功率消耗。【附图说明】图1是现有一种半导本文档来自技高网...

【技术保护点】
一种低功率存储器，包含一个存储器单元、多个读取位元线单元、一个可控制单元，及多个读取控制讯号线单元；其特征在于：该存储器单元包括多个呈行列排列的存储器模块，每一个存储器模块具有至少一个存储器元件；每一个读取位元线单元对应一列存储器模块，并包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接其中一个存储器模块所具有的存储器元件；该可控制单元包括多个对应所述存储器模块呈行列排列的可控制读取元件，每一行的可控制读取元件分成多组，且每一个可控制读取元件具有一个电连接于其中一个第一读取位元线的输入端、一个电连接对应的该第二读取位元线的输出端，及一个控制端；每一个读取控制讯号线单元对应一行可控制读取元件，并包括多个读取控制讯号线，每一个读取控制讯号线分配电连接一行中其中一组可控制读取元件的该控制端；每一个可控制读取元件依下述其中一种方式动作：每一个可控制读取元件根据其控制端的电压而于一个输出致能状态及一个非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个相关于该输入端的电压的电压；及每一个可控制读取元件根据其控制端的电压及其输入端的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个预定参考电压。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：萧志成，
申请(专利权)人：萧志成，
类型：发明
国别省市：中国台湾;71