本发明专利技术公开了一种通过工艺集成优化减小半导体器件性能调试难度的方法，包括进行浅沟槽隔离工艺，进行阱离子注入，完成多晶硅栅的制作并进行I/O器件的LDD离子注入，接着只进行PMOS PLDD离子注入，此处不进行NMOS NLDD离子注入，接着进行SiGe外延生长工艺，然后再进行NMOS NLDD离子注入，接着进行后续的流程工艺。本发明专利技术将NMOS NLDD离子注入放在SiGe外延工艺之后，使得NMOS器件可免受高性能制程中锗硅工艺热预算的影响，从而将NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了NMOS器件性能调试的难度。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造
，更具体地，涉及一种。
技术介绍
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小。器件尺寸的缩小带来了器件性能的大幅提升，但同时，器件电学性能的调试难度也随着器件尺寸的缩小变得越来越困难。通常器件的电学性能受到器件的物理结构、离子注入工艺的优化以及整个制程工艺过程中热预算(Thermal Budget)的影响，如何合理设计上述的三点工艺，对器件性能的调试显得尤为重要，也给器件性能调试带来了非常大的挑战。特别是随着超大规模集成电路技术的发展，引入了许多新的技术，比如说在40纳米技术节点，从低功耗工艺发展到高性能工艺，为了使PMOS器件获得非常好的性能，会引入嵌入式的锗硅外延工艺(Embedded SiGe EPI)，而SiGe EPI工艺中会引入大量的热处理工艺，会给器件调试带来一系列的问题。现有半导体高性能工艺的制程流程，是基于低功耗工艺流程建立的，包括以下步骤:首先进行步骤S10，进行浅沟槽隔离制作。接着进行步骤S11，进行阱注入形成N型阱或P型阱。接着进行步骤S12，制作栅极氧化层以及栅极的淀积，淀积的材料是多晶硅，并进行多晶硅的光刻形成栅极。接着继续步骤S13，进行多晶硅栅热处理。接着继续步骤S14，进行输入输出器件(I/O)轻掺杂注入形成I/O器件漏轻掺杂结构。接着继续步骤S15，制作用于PMOS的第一栅极侧墙，第一栅极侧墙的形成包括多晶硅栅的氧化和SiN的淀积、刻蚀。接着继续步骤S16，进行NMOS、PMOS漏轻掺杂注入(N/PLDD)形成NMOS、PMOS器件漏轻掺杂结构。接着继续步骤S17，进行锗娃外延生长工艺。接着继续步骤S18，制作用于NMOS的第二栅极侧墙，第二栅极侧墙的形成包括多S1jP SiN的淀积、刻蚀。接着继续步骤S19，进行源漏注入形成源漏极。后续制作金属前介质、通孔、金属插塞和金属层。在上述工艺制程中，步骤S16进行NLDD漏轻掺杂注入在SiGe EPI工艺之前，因此SiGe EPI工艺的热处理工艺会影响NLDD注入离子的激活以及扩散，并且，为了满足PMOS电学性能的需求，SiGe工艺会进行大量的工艺调整以获得足够的应力来提升PMOS的性能，SiGe工艺的调整就会严重影响NMOS性能，因此带来了非常大的不确定性，给NMOS调试带来了很大的挑战。如何通过合理优化设计工艺制程流程，使得NMOS器件免受高性能制程中锗硅工艺热预算的影响，降低NMOS器件性能调试的难度，成为一个需要解决的重要课题。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种，通过合理优化设计工艺制程流程，可使NMOS器件免受高性能制程中锗硅工艺热预算的影响，从而使得NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了 NMOS器件性能调试的难度。为实现上述目的，本专利技术的技术方案如下:，包括以下步骤:步骤一:提供一半导体衬底，在所述衬底中形成浅沟槽隔离；步骤二:进行阱注入，以在所述衬底中形成N型阱或P型阱；步骤三:在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；步骤四:进行多晶硅栅的热处理；步骤五:进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；步骤六:制作用于PMOS的第一栅极侧墙；步骤七:进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；步骤八:进行锗娃外延生长工艺；步骤九:进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；步骤十:制作用于NMOS的第二栅极侧墙；步骤十一:进行源漏注入形成源漏极。优选地，步骤七中，进行PMOS漏轻掺杂注入时，使用光刻胶对NMOS器件进行覆盖。优选地，步骤九中，进行NMOS漏轻掺杂注入时，使用光刻胶对PMOS器件进行覆盖。优选地，步骤六中，制作用于PMOS的第一栅极侧墙时，包括多晶硅栅的氧化和SiN的淀积、刻蚀。优选地，步骤十中，制作用于NMOS的第二栅极侧墙时，包括S1jP SiN的淀积、刻蚀。优选地，步骤七中，进行PMOS漏轻掺杂注入之后不进行退火热处理。优选地，所述衬底的材料为单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘体上娃材料。优选地，还包括步骤十二:制作金属前介质、通孔、金属插塞和金属层。优选地，所述用于制作CMOS器件。本专利技术涉及深亚微米CMOS半导体高性能工艺集成优化，特别涉及NMOS器件性能调试工艺集成优化。从上述技术方案可以看出，本专利技术通过调整NMOS漏轻掺杂离子注入工艺的顺序，将NMOS漏轻掺杂离子注入放在锗硅外延工艺之后，可使NMOS器件免受高性能制程中锗硅工艺热预算的影响，从而使得NMOS器件的性能调试与PMOS锗硅工艺独立开来，大大降低了 NMOS器件性能调试的难度。【附图说明】图1是本专利技术的工艺流程图。【具体实施方式】下面结合附图，对本专利技术的【具体实施方式】作进一步的详细说明。随着半导体技术进入深亚微米、纳米技术时代，MOSFET器件的尺寸在不断减小，因此带来一系列的问题，器件电学性能的调试难度也随着器件尺寸的缩小变得越来越困难，如何合理的设计工艺制程流程，对于降低器件电学性能的调试难度显得尤为重要。本专利技术涉及深亚微米CMOS半导体器件性能调试方法及工艺集成优化设计，包括LDD离子注入工艺顺序的优化设计。在以下本专利技术的【具体实施方式】中，请参阅图1，图1是本专利技术的工艺流程图。如图1所示，本专利技术的，可应用于制作CMOS器件，包括以下步骤:[0045当前第1页1 2 本文档来自技高网...
【技术保护点】
通过工艺集成优化减小半导体器件性能调试难度的方法，其特征在于，包括以下步骤：步骤一：提供一半导体衬底，在所述衬底中形成浅沟槽隔离；步骤二：进行阱注入，以在所述衬底中形成N型阱或P型阱；步骤三：在所述衬底上依次淀积栅极氧化层以及多晶硅栅极层，并形成栅极结构；步骤四：进行多晶硅栅的热处理；步骤五：进行I/O轻掺杂注入，以在所述衬底中形成I/O器件漏轻掺杂结构；步骤六：制作用于PMOS的第一栅极侧墙；步骤七：进行PMOS漏轻掺杂注入，以形成PMOS器件漏轻掺杂结构；步骤八：进行锗硅外延生长工艺；步骤九：进行NMOS漏轻掺杂注入，以形成NMOS器件漏轻掺杂结构；步骤十：制作用于NMOS的第二栅极侧墙；步骤十一：进行源漏注入形成源漏极。
【技术特征摘要】
【专利技术属性】
技术研发人员：周建华，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31
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