本发明专利技术公开了一种跨时钟域的AHB总线桥接方法和装置，包括：主控制逻辑模块，根据主器件的总线信号生成主时钟域的总线控制信号；根据在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；从控制逻辑模块，根据从器件的响应信号和在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；主时钟和从时钟数据锁存模块，当总线控制信号使能有效时，对同步的数据进行锁存采样；异步脉冲同步电路模块，将跨时钟域信号同步到对方时钟域中。本发明专利技术中主从器件在任意频率下都能够实现AHB协议。
【技术实现步骤摘要】
本专利技术涉及AHB (Advanced High performance Bus，先进高性能总线)
，尤指一种跨时钟域的AHB总线桥接方法和装置。
技术介绍
随着SOC(System on Chip，片上系统)集成电路功能复杂度增大和IP (InternetProtocol，网络互连协议)复用设计推广，片上总线设计成了关键问题。由ARM公司推出的AMBA (Advanced Microcontroller Bus Architecture，先进微控制器总线结构)AHB 总线在数据传送中受到广泛使用。早期基于AHB总线的芯片设计中，主器件和从器件均在同一时钟域下工作。在现代低功耗设计中，多时钟域管理是个降低功耗的有效方法，使不同器件工作在不同时钟，例如低频率时钟模块处于低功耗状态。但是，涉及跨时钟域工作的情况下，AHB总线协议中异步时钟同步和主从器件的时钟频率不确定等问题尤显突出。为了解决出现的问题，目前已有的两种方案，分别为:第一种是针对跨时钟域中时钟异步的同步处理，从而实现高频率主器件到低频率从器件的AHB总线协议传送。但是，时钟异步的同步处理仅仅实现高频率主器件到低频率从器件这种固定情况，针对低频率主器件到高频率从器件，特别是主从器件任意频率的情况，不能正确实现AHB总线协议传送。第二种是针对数据异步传送中，为了防止丢失数据，采用FIFO(First InputFirst Output，先入先出队列)将异步数据保存。但是，增加FIFO来防止异步数据丢失，将增加电路的面积成本和逻辑设计复杂度。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种跨时钟域的AHB总线桥接方法和装置，主从器件在任意频率下都能够实现AHB协议，而且能够保证异步数据的完整性。为了达到本专利技术目的，本专利技术提供了一种跨时钟域的AHB总线桥接装置，包括:主控制逻辑模块，用于根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；从控制逻辑模块，用于根据来自从器件反馈的响应信号和来自异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；主时钟和从时钟数据锁存模块，用于接收来自所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号，并当所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号使能有效时，对同步的数据进行锁存采样；以及异步脉冲同步电路模块，用于将所述主控制逻辑模块和/或所述从控制逻辑模块中的跨时钟域信号进行跨时钟同步处理。本专利技术还提供了一种跨时钟域的AHB总线桥接方法，包括:主控制器逻辑模块根据来自主器件发送的总线信号产生主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；所述主控制器逻辑模块将所述主时钟域的总线控制信号输出到主时钟和从时钟数据锁存模块以及异步时钟同步电路；当所述主时钟域的总线控制信号使能有效时，所述主时钟和从时钟数据锁存模块将输入的主器件总线信号在主时钟域下进行锁存；所述异步时钟同步电路将主时钟域的总线控制信号同步到从时钟域中，产生从时钟域的总线控制信号，并输出到从控制器逻辑模块；所述从控制器逻辑模块根据所述从时钟域的总线控制信号生成从控制器的总线数据信号，并输入到所述主时钟和从时钟数据锁存模块，用从时钟去采样锁存的主器件的总线数据信号；从器件在接到总线传输时序后，将完成响应信号和读操作时数据信号传输回到主时钟域。本专利技术中跨时钟域的主从器件任意频率时钟下，都可以正确实现异步信号的时序传输。通过同步电路单元将脉冲转换成电平信号传递，在另一时钟域重新生成脉冲的方法，既可以防止脉冲丢失，也减少亚稳态现象。通过AHB协议信号的控制来保证AHB协议时序的传输，不需要增加外部引脚和fifo，只需总线内部相关信号的逻辑电路，面积和和设计难度降低，缩短研发设计时间。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。【附图说明】附图用来提供对本专利技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本专利技术的技术方案，并不构成对本专利技术技术方案的限制。图1是本专利技术的一种实施例中跨时钟域的AHB总线桥接的应用场景示意图。图2是本专利技术的一种实施例中跨时钟域的AHB总线桥接装置的逻辑结构示意图。图3是本专利技术的一种实施例中跨时钟域的AHB总线桥接装置中同步电路单元的电路结构示意图。图4是本专利技术的一种实施例中跨时钟域的AHB总线桥接装置中同步电路单元的波形示意图。图5是本专利技术的一种实施例中跨时钟域的AHB总线桥接方法的流程示意图。图6是本专利技术的一种实施例中AHB总线时序的示意图。图7是本专利技术的一种实施例中跨时钟域的AHB总线桥接电路仿真结果的示意图。【具体实施方式】为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。图1是本专利技术的一种实施例中跨时钟域的AHB总线桥接的应用场景示意图。如图I所示，在本专利技术的一具体实施例中，主器件M、AHB总线、从器件A处于同一个主时钟域，跨时钟域从器件X处于不同于主时钟的从时钟域，其中主时钟域和从时钟域的频率和相位均没有特定关系。从器件X通过跨时钟域的AHB总线桥接装置和AHB总线连接，实现了跨时钟域下异步信号的时序传输。图2是本专利技术的一种实施例中跨时钟域的AHB总线桥接装置的逻辑结构示意图。如图2所示，该桥接装置包括主时钟和从时钟数据锁存模块、主控制逻辑模块、从控制逻辑模块以及异步脉冲同步电路模块，其中:主时钟和从时钟数据锁存模块，用于当控制信号使能有效时，对同步的数据进行锁存采样。在本专利技术的具体实施例中，控制信号由主控制逻辑模块、从控制逻辑模块、和/或异步脉冲同步电路模块产生。主时钟和从时钟数据锁存模块接收控制信号，当控制信号使能有效时，对同步的数据进行锁存采样，同步的数据包括在主时钟域下的主器件总线信号和在从时钟域下的从器件总线信号。如此，达到稳定总线信号，并实现对跨时钟域的总线信号传递采样的功能。其中，主时钟和从时钟数据锁存模块锁存采样的主器件总线信号，均是标准AHB协议信号，包括:hsel是I位信号线，用于标识来自AHB主器件传输选择使能；haddr是32位信号线，用于标识来自AHB主器件传输的地址；hsize是3位信号线，用于标识来自AHB主器件传输的数据宽度；htrans是2位信号线，用于标识来自AHB主器件传输的有效性；hburst是3位信号线，用于标识来自AHB主器件传输的突发类型；hwrite是I位信号线，用于标识来自AHB主器件传输的读写类型；hready是I位信号线，用于标识本文档来自技高网...
【技术保护点】
一种跨时钟域的AHB总线桥接装置，其特征在于，包括：主控制逻辑模块，用于根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；从控制逻辑模块，用于根据来自从器件反馈的响应信号和来自异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；主时钟和从时钟数据锁存模块，用于接收来自所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号，并当所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号使能有效时，对同步的数据进行锁存采样；以及异步脉冲同步电路模块，用于将所述主控制逻辑模块和/或所述从控制逻辑模块中的跨时钟域信号进行跨时钟同步处理。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘小雷，郝晓东，
申请(专利权)人：大唐微电子技术有限公司，大唐半导体设计有限公司，
类型：发明
国别省市：北京;11
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