LDPC码的译码器和译码方法技术

技术编号:11906137 阅读:112 留言:0更新日期:2015-08-19 19:20
本发明专利技术提供一种LDPC码的译码器和译码方法,该译码器包括:互连模块、多个校验节点更新模块CNU以及多个变量节点更新模块VNU;所述VNU用于接收待译码的LDPC码,将待译码的LDPC码进行运算,并通过互连模块将运算后的LDPC码发送给对应的CNU;所述CNU用于接收所对应的VUN发送的运算后的LDPC码,并将4个运算后的LDPC码组合成H矩阵,判断该H矩阵的行数是否与预设行数相同,若不同,则将该H矩阵的行数转换为预设行数,获取更新后的H矩阵,采用该更新后的H矩阵进行迭代译码,本发明专利技术实施例实现了将多种码率对应的H矩阵转换为同样的结构进行译码,从而节省了硬件资源。

【技术实现步骤摘要】

本专利技术涉及译码技术,尤其涉及一种LDPC码的译码器和译码方法
技术介绍
电气和电子工程师协会(InstituteofElectricalandElectronics Engineers,简称IEEE) 802.Ilad标准主要是用于家庭多媒体设备之间的文件高速传输,为 家庭音视频信号的无线通信提供新的方案,同时为迎接物联网发展的到来做铺垫。为实现 信号的高速传输,该标准选择了 60吉赫兹(简称为GHz)频谱高频载波,而不再使用拥挤的 2. 4GHz和5GHz频段,因此该标准对信道传输速率有很高的要求。低密度奇偶校验码(Low DensityParityCheck,简称为LDPC)是一种性能非常接近香农极限的"好"码,具有译码 复杂率低以及吞吐率高的优点,使得其能够实现接近信道容量的可靠通信。由于LDPC码优 越的性能,其已被IEEE802.Ilad标准采纳,作为IEEE802.Ilad标准的信道编解码。 LDPC码的硬件设计包括编码器和译码器两大部分。由于编码算法比较简单,因 此编码器的硬件设计同样比较简单。而LDPC译码算法复杂、计算量大,因此译码器设计 需要兼顾译码性能、面积和吞吐率等多方面要求,电路种类多,结构复杂。现有技术中, IEEE802.Ilad协议中规定LDPC有四种码率,分别是1/2、3/4、13/16、5/8,并且定义了LDPC 码四种码率对应的H矩阵。 但是,由于四种码率的H矩阵结构不同,译码器设计时需要分别针对四种码率进 行设计,使得系统的硬件资源消耗非常大。
技术实现思路
本专利技术提供一种LDPC码的译码器和译码方法,用于解决现有技术中译码过程中 系统的硬件资源消耗太大的问题。 本专利技术实施例第一方面提供一种LDPC码的译码器,包括:互连模块、多个校验节 点更新模块CNU以及多个变量节点更新模块VNU,其中,所述VNU的个数是所述CNU个数的 4倍,每个CNU与4个不同的VNU对应。 所述VNU与所述互连模块连接,用于接收待译码的低密度奇偶校验码LDPC码,将 所述待译码的LDPC码进行运算,获取运算后的待译码的LDPC码,并通过所述互连模块将所 述运算后的待译码的LDPC码发送给对应的所述CNU; 所述CNU与所述互连模块连接,用于接收所对应的4个VUN发送的所述运算后的 待译码的LDPC码,并将4个所述运算后的待译码的LDPC码组合成奇偶校验矩阵H矩阵,判 断所述H矩阵的行数是否与预设行数相同,若所述H矩阵的行数与所述预设行数不同,则将 所述H矩阵的行数转换为所述预设行数,获取更新后的H矩阵,采用所述更新后的H矩阵进 行迭代译码。 本专利技术实施例第二方面提供一种LDPC码的译码方法,包括: 译码器接收待译码的低密度奇偶校验码LDPC码,将所述待译码的LDPC码进行运 算,获取运算后的待译码的LDPC码; 所述译码器将所述运算后的待译码的LDPC码组合成奇偶校验矩阵H矩阵,判断所 述H矩阵的行数是否与预设行数相同,若所述H矩阵的行数与所述预设行数不同,则将所述H矩阵的行数转换为所述预设行数,获取更新后的H矩阵,采用所述更新后的H矩阵进行迭 代译码。 本专利技术提供的LDPC码的译码器和译码方法,CNU接收到对应的4个VNU运算后的 待译码的LDPC码,并将4个运算后的待译码的LDPC码组合成H矩阵,判断H矩阵的行数是 否与预设行数相同,若该H矩阵的行数与预设行数不同,则将该H矩阵的行数转换为预设行 数,获取更新后的H矩阵,采用更新后的H矩阵进行迭代译码,实现了将多种码率对应的H 矩阵转换为同样的结构进行译码,从而节省了硬件资源。【附图说明】 为了更清楚地说明本专利技术实施例或现有技术中的技术方案,下面将对实施例或现 有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本发 明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根 据这些附图获得其他的附图。 图1为本专利技术提供的LDPC码的译码器实施例一的结构示意图; 图2为本专利技术提供的LDPC码的译码器实施例二的译码结构示意图; 图3为本专利技术提供的LDPC码的译码器实施例三的译码结构示意图; 图4为本专利技术提供的LDPC码的译码器实施例四的结构示意图; 图5为本专利技术提供的LDPC码的译码器实施例五的结构示意图; 图6为本专利技术提供的LDPC码的译码方法实施例一的流程示意图; 图7为本专利技术提供的LDPC码的译码方法实施例二的流程示意图。【具体实施方式】 下面将结合本专利技术实施例中的附图,对本专利技术实施例中的技术方案进行清楚、完 整地描述,显然,所描述的实施例仅仅是本专利技术一部分实施例,而不是全部的实施例。基于 本专利技术中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例,都属于本专利技术保护的范围。 为便于对本专利技术实施例技术方案的理解,下面首先对IEEE802.Ilad协议中LDPC 码的H矩阵予以说明。 在IEEE802.Ilad协议中规定了LDPC码具有四种码率,分别是1/2、3/4、13/16、 5/8,四种码率分别对应一个H矩阵。H矩阵是LDPC码的奇偶校验矩阵,其中每行代表一个 奇偶校验方程,每行中的节点称为校验节点,每列代表码字信息,每列中的节点称为变量节 点。四种码率的H矩阵都由多个子方阵组成,每个子方阵或者通过42X42的单位矩阵循环 右移得到,或者是所有数据为零的空矩阵。例如,表1中的H矩阵的最左上角的一个数据 "29",表示一个42X42的单位矩阵向右移动29次的子方阵;表1中的H矩阵的最右上角为 空的数据,表示全部数据为空的42X42的子方阵。对于全部数据为空的子方阵,在译码时, 译码器中的变量节点更新模块VNU以及校验节点更新模块CNU处于空跑状态,造成资源浪 费。 在IEEE802.Ilad协议中,码率为1/2的LDPC码H矩阵是H= 336X672 ;码率为 5/8的LDPC码H矩阵是H= 168X672,码率为13/16的LDPC码H矩阵是H当前第1页1 2 本文档来自技高网...
LDPC码的译码器和译码方法

【技术保护点】
一种LDPC码的译码器,其特征在于,包括:互连模块、多个校验节点更新模块CNU以及多个变量节点更新模块VNU,其中,所述VNU的个数是所述CNU个数的4倍,每个CNU与4个不同的VNU对应;所述VNU与所述互连模块连接,用于接收待译码的低密度奇偶校验码LDPC码,将所述待译码的LDPC码进行运算,获取运算后的待译码的LDPC码,并通过所述互连模块将所述运算后的待译码的LDPC码发送给对应的所述CNU;所述CNU与所述互连模块连接,用于接收所对应的4个所述VUN发送的所述运算后的待译码的LDPC码,并将4个所述运算后的待译码的LDPC码组合成奇偶校验矩阵H矩阵,判断所述H矩阵的行数是否与预设行数相同,若所述H矩阵的行数与所述预设行数不同,则将所述H矩阵的行数转换为所述预设行数,获取更新后的H矩阵,采用所述更新后的H矩阵进行迭代译码。

【技术特征摘要】

【专利技术属性】
技术研发人员:张锦南
申请(专利权)人:北京邮电大学
类型:发明
国别省市:北京;11

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