一种用于DRAM中的高速离线驱动器制造技术

本发明专利技术涉及一种用于DRAM中的高速离线驱动器，包括反相器、与非门、或非门、p型MOS管以及n型MOS管，所述与非门包括p型MOS管P0、p型MOS管P1、p型MOS管P2、n型MOS管N0、n型MOS管N1以及n型MOS管N2。采用本发明专利技术的结构，可以保证在DRAM中，数据信号bdata_pfet和数据信号bdata_nfet完全匹配，离线驱动器OCD的输出data_out的占空比为50％，以及输出数据data_out上升沿的电压转换速率(slew-rate)和下降沿的电压转换速率(slew-rate)一致。

【技术实现步骤摘要】
一种用于DRAM中的高速离线驱动器
本专利技术涉及一种用于DRAM中的高速离线驱动器。
技术介绍
如图1所示，DRAM中每个OCD里面包括8个驱动模块。其中控制信号sel<8:1>分别控制8个驱动模块的使能输出。当sel<x>(其中x为1到8的整数)为高电平时，驱动模块x开启，输入数据data_in通过驱动模块传到data_out；当sel<x>为低电平时，驱动模块x关闭，输出为高阻态。所以通过设置sel<8:1>可以控制OCD的输出阻抗。其中data_in/data_out是高速数据信号，sel<8:1>是静态控制信号。如图2所示，每个驱动模块的示意图，具体工作过程如下：当控制信号sel为低电平时，与非门(NAND)的输出信号(bdata_pfet)为高电平，所以p型MOS管(Pout)处于关闭状态。同时低电平信号sel通过反相器(INV)后变成高电平信号(sel_n)；高电平信号(sel_n)通过或非门(NOR)后，变成低电平信号bdata_nfet，所以n型MOS管(Nout)处于关闭状态，所以当sel为低电平时，驱动模块输出为高阻态。当控制信号sel为高电平时，输入数据data_in通过与非门NAND和或非门NOR后，分别变成数据信号bdata_pfet和数据信号bdata_nfet。数据信号bdata_pfet和数据信号bdata_nfet的极性一致，分别控制p型MOS管Pout和n型MOS管Nout栅极。在高速DRAM中，要保证OCD的输出data_out的占空比为50％，以及data_out上升沿的电压转换速率(slew-rate)和下降沿的电压转换速率(slew-rate)一致，必须保证信号数据信号bdata_pfet和数据信号bdata_nfet完全匹配。但是传统的与非门NAND和或非门NOR(如图3、图4所示)，没有办法保证这种匹配，具体工作过程如下：当控制信号sel等于高电平时，sel_n等于低电平，data_in通过与非门NAND时，电流通过1个p型MOS管(P0)以及2个串行的n型MOS管(N0和N1)；data_in通过或非门NOR时，电流通过2个串行的p型MOS管(P0及P1)以及1个n型MOS管。这种差别导致信号bdata_pfet和bdata_nfet失配，随着电压、温度以及工艺的变化，这种失配更加明显。
技术实现思路
为了解决现有的离线驱动器无法保证输出信号data_out的占空比为50％，以及输出信号data_out上升沿的电压转换速率和下降沿的电压转换速率一致的技术问题，本专利技术提供一种用于DRAM中的高速离线驱动器。本专利技术的技术解决方案：一种用于DRAM中的高速离线驱动器，包括反相器(INV)、与非门(NAND)、或非门(NOR)、p型MOS管(Pout)以及n型MOS管(Nout)，其特殊之处在于：所述与非门和或非门的上升沿匹配，所述与非门和或非门的下降沿匹配。上述与非门NAND包括p型MOS管P0、p型MOS管P1、p型MOS管P2、n型MOS管N0、n型MOS管N1以及n型MOS管N2，输入数据data_in分别输入到p型MOS管P0和n型MOS管N0的栅端，控制信号sel输入到p型MOS管P2和n型MOS管N1的栅端，p型MOS管P1的源端接电源，p型MOS管P1的栅端接地，p型MOS管P1的漏端与p型MOS管P0的源端连接，n型MOS管N0的漏端与n型MOS管N1的源端连接，n型MOS管N1的漏端接地，p型MOS管P2的源端接电源，n型MOS管N2的栅端和漏端均接地，p型MOS管P0的漏端、n型MOS管N0的源端、p型MOS管P2的漏端以及n型MOS管N2的源端均连接后与p型MOS管(Pout)的栅端连接。上述或非门包括p型MOS管P3、p型MOS管P4、p型MOS管P5、n型MOS管N3、n型MOS管N4以及n型MOS管N5，输入数据data_in分别输入到p型MOS管P3和n型MOS管N3的栅端，所述反相器(INV)的输出端输出反相控制信号sel_n，反相控制信号sel_n输入到p型MOS管P4和n型MOS管N5的栅端，p型MOS管P4的源端接电源，p型MOS管P4的漏端与p型MOS管P3的源端连接，n型MOS管N3的漏端与n型MOS管N4的源端连接，n型MOS管N4的漏端接地，p型MOS管P5的源端和栅端均接电源，n型MOS管N5的漏端接地，p型MOS管P3的漏端、n型MOS管N3的源端、p型MOS管P5的漏端以及n型MOS管N5的源端均连接后与n型MOS管(Nout)的栅端连接。本专利技术所具有的优点：采用本专利技术的结构，可以保证在DRAM中，数据信号bdata_pfet和数据信号bdata_nfet完全匹配，离线驱动器OCD的输出data_out的占空比为50％，以及输出数据data_out上升沿的电压转换速率(slew-rate)和下降沿的电压转换速率(slew-rate)一致。附图说明图1为用于DRAM中的高速离线驱动器的整体结构示意图；图2为驱动模块的原理示意图；图3为驱动模块中传统的与非门结构示意图；图4为驱动模块中传统的或非门结构示意图；图5为驱动模块中本专利技术的与非门结构示意图；图6为驱动模块中本专利技术的或非门结构示意图。具体实施方式一种用于DRAM中的高速离线驱动器，包括反相器(INV)、与非门(NAND)、或非门(NOR)、p型MOS管(Pout)以及n型MOS管(Nout)。与非门和或非门的上升沿匹配，与非门和或非门的下降沿匹配。如图5所示，与非门NAND包括p型MOS管P0、p型MOS管P1、p型MOS管P2、n型MOS管N0、n型MOS管N1以及n型MOS管N2，输入数据data_in分别输入到p型MOS管P0和n型MOS管N0的栅端，控制信号sel输入到p型MOS管P2和n型MOS管N1的栅端，p型MOS管P1的源端接电源，p型MOS管P1的栅端接地，p型MOS管P1的漏端与p型MOS管P0的源端连接，n型MOS管N0的漏端与n型MOS管N1的源端连接，n型MOS管N1的漏端接地，p型MOS管P2的源端接电源，n型MOS管N2的栅端和漏端均接地，p型MOS管P0的漏端、n型MOS管N0的源端、p型MOS管P2的漏端以及n型MOS管N2的源端均连接后与p型MOS管(Pout)的栅端连接。如图6所示，或非门包括p型MOS管P3、p型MOS管P4、p型MOS管P5、n型MOS管N3、n型MOS管N4以及n型MOS管N5，输入数据data_in分别输入到p型MOS管P3和n型MOS管N3的栅端，反相器(INV)的输出端输出反相控制信号sel_n，反相控制信号sel_n输入到p型MOS管P4和n型MOS管N5的栅端，p型MOS管P4的源端接电源，p型MOS管P4的漏端与p型MOS管P3的源端连接，n型MOS管N3的漏端与n型MOS管N4的源端连接，n型MOS管N4的漏端接地，p型MOS管P5的源端和栅端均接电源，n型MOS管N5的漏端接地，p型MOS管P3的漏端、n型MOS管N3的源端、p型MO本文档来自技高网...

【技术保护点】
一种用于DRAM中的高速离线驱动器，包括反相器、与非门、或非门、p型MOS管以及n型MOS管，其特征在于：所述与非门和或非门的上升沿匹配，所述与非门和或非门的下降沿匹配。

【技术特征摘要】
1.一种用于DRAM中的高速离线驱动器，包括反相器、与非门、或非门、p型MOS管以及n型MOS管，其特征在于：所述与非门和或非门的上升沿匹配，所述与非门和或非门的下降沿匹配；所述与非门包括p型MOS管P0、p型MOS管P1、p型MOS管P2、n型MOS管N0、n型MOS管N1以及n型MOS管N2，输入数据data_in分别输入到p型MOS管P0和n型MOS管N0的栅端，控制信号sel输入到p型MOS管P2和n型MOS管N1的栅端，p型MOS管P1的源端接电源，p型MOS管P1的栅端接地，p型MOS管P1的漏端与p型MOS管P0的源端连接，n型MOS管N0的漏端与n型MOS管N1的源端连接，n型MOS管N1的漏端接地，p型MOS管P2的源端接电源，n型MOS管N2的栅端和漏端均接地，p型MOS管P0的漏端、n型MOS管N0的源端、p型MO...

【专利技术属性】
技术研发人员：刘海飞，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61