本申请公开了一种可适应负阈值电压的移位寄存器及其单元。所述移位寄存器包括若干级级联的移位寄存器单元，所述移位寄存器单元包括：充电模块，驱动模块，放电模块，以及低电平维持模块。本申请公开的移位寄存器及其单元，通过抑制移位寄存器在工作过程的预充阶段、上拉阶段以及低电平维持阶段的晶体管漏电，使电路即使在当晶体管的阈值电压为负值时仍然可以正常工作，此外本申请还具有电路简单、低功耗、低成本的优点。
【技术实现步骤摘要】
本申请涉及平板显示领域，尤其涉及移位寄存器领域。
技术介绍
近年来，集成显示驱动电路成为平板显示技术的研宄热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管(TFT)的形式与像素薄膜晶体管一起制作于显示面板上，从而可以减少外围驱动芯片的数量及其压封程序、降低成本，此外还能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。随着显示器向着高帧频、高分辨率、更窄边框的方向发展，对集成显示驱动电路的工作频率、电路面积也提出了更高的要求。传统的氢化非晶硅薄膜晶体管技术一方面受限于低迀移率而很难满足电路高频工作的需要，另一方面电路面积往往较大。低温多晶硅薄膜晶体管则由于器件成本较高，而且存在器件特性不均匀的特点，很难满足大尺寸显示的需求。近年来，以氧化铟镓锌薄膜晶体管(IGZO-TFT)为代表的氧化物薄膜晶体管技术由于具有迀移率高、器件特性均匀、成本较低等优势而备受关注。在基于氧化物薄膜晶体管的集成显示驱动电路中，移位寄存器作为非常重要的模块电路，得到了广泛的研宄。然而，由于氧化物薄膜晶体管制作工艺的原因，现有的氧化物薄膜晶体管的阈值电压往往偏负，这会导致移位寄存器中的一些晶体管无法正常关断而产生漏电。晶体管的漏电不仅增大了电路的功耗，严重时会还会导致电路的失效。为了使得移位寄存器电路能够适应负的阈值电压，现有的电路设计中通过增加低电位源、多套时钟信号、采用反馈结构和浮栅结构等方式来抑制电路漏电，但是仍然存在电路复杂、成本较高和功耗较大等问题。因此，如何在有效地抑制移位寄存器电路的漏电，使移位寄存器电路能够在晶体管为负阈值电压时正常工作的同时，还降低功耗、节约成本，成为一个极具研宄价值的问题。
技术实现思路
为解决以上问题，本申请提供一种可适应负阈值电压的移位寄存器及其单元，此移位寄位存器及其单元在晶体管阈值电压为负时仍能正常工作，且具有电路结构简单、功耗低和成本低的优点。根据本申请的第一方面，本申请提供一种移位寄存器单元，包括:时钟信号输入端，用于输入时钟信号(Vck)；第一脉冲信号输入端，用于输入第一脉冲信号(V11);第二脉冲信号输入端，用于输入第二脉冲信号(V12);第三脉冲信号输入端，用于输入第三脉冲信号(V13);扫描信号输出端，用于输出扫描信号(Ve)；高电平端(Vdd)，用于输入高电平(Vh);第一低电平端(Vssi)，用于输入第一低电平(Vu)；第二低电平端(Vss2)，用于输入第二低电平(Vl2);第三低电平端(Vss3)，用于输入第三低电平(Vu);驱动模块(12)，包括驱动控制端(Q)和第一驱动子模块(121);所述第一驱动子模块(121)连接于所述驱动控制端(Q)、时钟信号输入端和扫描信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(Vai)传输至扫描信号输出端；充电模块(11)，连接于所述第一脉冲信号输入端、第二脉冲信号输入端和驱动控制端(Q)之间，用于当第一脉冲信号输入端(Il)和第二脉冲信号输入端(12)为高电平时将驱动控制端(Q)充电至高电平；放电模块(13)，连接于所述第二脉冲信号输入端、第三脉冲信号输入端和驱动控制端(Q)之间，用于当第二脉冲信号输入端为低电平且第三脉冲信号输入端为高电平时将驱动控制端(Q)放电至低电平；低电平维持模块(14)，包括维持控制端(P)、维持控制子模块(141)和维持子模块(142);维持控制子模块(141)连接于所述时钟信号输入端、高电平端(Vdd)、第二低电平端(Vss2)和维持控制端⑵之间；所述维持子模块(142)连接于所述驱动控制端(Q)、第一低电平端(Vssi)、第三低电平端(Vss3)和维持控制端⑵之间；维持控制子模块(141)用于当驱动控制端(Q)为低电平时控制维持子模块(142)将扫描信号(Ve)维持至第一低电平(Vli);所述时钟信号(Vcx)、第一脉冲信号(V11)、第二脉冲信号(V12)、第三脉冲信号(V13)、高电平(Vh)、第一低电平(Vu)、第二低电平(U和第三低电平(Vu)被配置为:所述时钟信号一个周期内包括先到来的时钟信号的低电平(Vui)和后到来的高电平(Vh);所述时钟信号(Vck)的低电平(Vui)彡第一低电平(Vl1) >第二低电平(Vl2) >第三低电平(Vl3)，或者，时钟信号(Vck)的低电平(Vui) >第一低电平(Vu)=第二低电平(Vj>第三低电平(Vu);所述第一脉冲信号(V11)的高电平位于时钟信号(Vcx)的第一时钟周期的低电平时段内；所述维持子模块(142)在时钟信号(Vai)的第一时钟周期的低电平时段和高电平时段内分别接受一低电平(Vui)和高电平(Vh)，以配合维持控制端(P)使驱动控制端(Q)不漏电；第二脉冲信号(V12)的高电平的上升沿超前于第一脉冲信号(V11)的高电平的下降沿，第二脉冲信号(V12)的高电平的下降沿滞后于第一脉冲信号(V11)的高电平的下降沿且超前于时钟信号(Vcx)第二时钟周期的高电平的上升沿，第三脉冲信号(Vu)的上升沿也超前于时钟信号(Vai)的第二时钟周期的高电平的上升沿。进一步地，所述驱动模块(12)还包括第二驱动子模块(122)和用于输出第一传递信号(Va)的第一传递信号输出端；所述第二驱动子模块(122)连接于所述驱动控制端(Q)、时钟信号输入端和第一传递信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(Vai)传输至第一传递信号输出端。进一步地，所述驱动模块(12)还包括第三驱动子模块(123)，其中第三驱动子模块(123)有两种结构:第一种结构中，驱动模块(12)还包括第四脉冲信号输入端和用于输出第二传递信号(Vk)的第二传递信号输出端；所述第四脉冲信号输入端，用于输入第四脉冲信号(V14)，其中第四脉冲信号(V14)的高电平滞后于第一脉冲信号(V11)的高电平一个时钟周期；所述第二传递信号输出端，用于输出第二传递信号(Ve2);所述第三驱动子模块(123)连接于第四脉冲信号输入端、第一传递信号输出端、第二传递信号输出端和高电平端(Vdd)之间，用于当第四脉冲信号(V14)或第一传递信号(Va)为高电平时将高电平端(Vdd)的电压传输至第二传递信号输出端；第二种结构中，驱动模块(12)也包括用于输出第二传递信号(Vc2)的第二传递信号输出端；所述第三驱动子模块连接于所述驱动控制端(Q)、第二传递信号输出端和高电平端(Vdd)之间，用于当驱动控制端(Q)为高电平时将高电平端(Vdd)的电压传输至第二传递信号输出端。进一步地，所述维持子模块(142)还与第一传递信号输出端、第二传递信号输出端相连；所述第一传递信号输出端还用于给维持子模块(142)在时钟信号(Vai)的第一时钟周期的低电平时段和高电平时段内分别提供一低电平(Vui)和高电平(Vh)，以配合维持控制端(P)使驱动控制端(Q)不漏电；所述维持控制子模块(141)还用于当驱动控制端(Q)为低电平时控制维持子模块(142)将第一传递信号(Va)、第二传递信号(Vk)分别维持至第三低电平(Vu)、第一低电平(Vli)。根据本申请的第二方面，本申请提供一种移位寄存器，包括上面的本文档来自技高网...
【技术保护点】
一种移位寄存器单元，其特征在于，包括：时钟信号输入端，用于输入时钟信号(VCK)；第一脉冲信号输入端，用于输入第一脉冲信号(VI1)；第二脉冲信号输入端，用于输入第二脉冲信号(VI2)；第三脉冲信号输入端，用于输入第三脉冲信号(VI3)；扫描信号输出端，用于输出扫描信号(VG)；高电平端(VDD)，用于输入高电平(VH)；第一低电平端(VSS1)，用于输入第一低电平(VL1)；第二低电平端(VSS2)，用于输入第二低电平(VL2)；第三低电平端(VSS3)，用于输入第三低电平(VL3)；驱动模块(12)，包括驱动控制端(Q)和第一驱动子模块(121)；所述第一驱动子模块(121)连接于所述驱动控制端(Q)、时钟信号输入端和扫描信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(VCK)传输至扫描信号输出端；充电模块(11)，连接于所述第一脉冲信号输入端、第二脉冲信号输入端和驱动控制端(Q)之间，用于当第一脉冲信号输入端和第二脉冲信号输入端为高电平时将驱动控制端(Q)充电至高电平；放电模块(13)，连接于所述第二脉冲信号输入端、第三脉冲信号输入端和驱动控制端(Q)之间，用于当第二脉冲信号输入端为低电平且第三脉冲信号输入端为高电平时将驱动控制端(Q)放电至低电平；低电平维持模块(14)，包括维持控制端(P)、维持控制子模块(141)和维持子模块(142)；维持控制子模块(141)连接于所述时钟信号输入端、高电平端(VDD)、第二低电平端(VSS2)和维持控制端(P)之间；所述维持子模块(142)连接于所述驱动控制端(Q)、第一低电平端(VSS1)、第三低电平端(VSS3)和维持控制端(P)之间；维持控制子模块(141)用于当驱动控制端(Q)为低电平时控制维持子模块(142)将扫描信号(VG)维持至第一低电平(VL1)；所述时钟信号(VCK)、第一脉冲信号(VI1)、第二脉冲信号(VI2)、第三脉冲信号(VI3)、高电平(VH)、第一低电平(VL1)、第二低电平(VL2)和第三低电平(VL3)被配置为：所述时钟信号(VCK)一个周期内包括先到来的时钟信号的低电平(VL0)和后到来的高电平(VH)；所述时钟信号(VCK)的低电平(VL0)≥第一低电平(VL1)＞第二低电平(VL2)＞第三低电平(VL3)，或者，时钟信号(VCK)的低电平(VL0)＞第一低电平(VL1)＝第二低电平(VL2)＞第三低电平(VL3)；所述第一脉冲信号(VI1)的高电平位于时钟信号(VCK)的第一时钟周期的低电平时段内；所述维持子模块(142)在时钟信号(VCK)的第一时钟周期的低电平时段和高电平时段内分别接受一低电平(VL0)和高电平(VH)，以配合维持控制端(P)使驱动控制端(Q)不漏电；第二脉冲信号(VI2)的高电平的上升沿超前于第一脉冲信号(VI1)的高电平的下降沿，第二脉冲信号(VI2)的高电平的下降沿滞后于第一脉冲信号(VI1)的高电平的下降沿且超前于时钟信号(VCK)第二时钟周期的高电平的上升沿，第三脉冲信号(VL3)的上升沿也超前于时钟信号(VCK)的第二时钟周期的高电平的上升沿。...
【技术特征摘要】
【专利技术属性】
技术研发人员：张盛东，胡治晋，廖聪维，李君梅，李文杰，曹世杰，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：广东;44
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