MOS晶体管的测试结构及测试方法技术

一种MOS晶体管的测试结构及测试方法。所述MOS晶体管包括衬底、源极、漏极以及栅极，所述MOS晶体管的测试结构包括：第一驱动电极，通过第一导电插塞连接至所述源极；第一感应电极，通过第二导电插塞连接至所述源极；第二驱动电极，通过第三导电插塞连接至所述漏极；第二感应电极，通过第四导电插塞连接至所述漏极；第三驱动电极，通过第五导电插塞连接至所述栅极；第三感应电极，通过第六导电插塞连接至所述栅极。本发明专利技术提供的MOS晶体管的测试结构和测试方法，消除了因测试电极的寄生电阻和导电插塞的寄生电阻对测试结果的影响，提高了测试MOS晶体管电阻的精确度。

【技术实现步骤摘要】

本专利技术涉及半导体测试
，特别涉及一种MOS晶体管的测试结构及测试方法。
技术介绍
在半导体工艺中，MOS晶体管的许多重要参数和性能都与其漏极和源极之间的串联电阻有关。因此，对MOS晶体管进行建模和仿真验证之前，需要使用测试设备对MOS晶体管的源漏串联电阻进行测试。图1是现有的一种MOS晶体管及其测试结构的剖面结构示意图。参考图1，所述MOS晶体管包括:衬底100 ;位于所述衬底100内的源极101和漏极102 ;位于所述衬底100上方的栅极103。所述MOS晶体管的源漏串联电阻Rm为源极寄生电阻Rs、漏极寄生电阻Rd以及沟道寄生电阻Rch之和。所述MOS晶体管的测试结构包括:第一测试电极S，所述第一测试电极S通过第一导电插塞Tl连接至所述源极101 ;第二测试电极D，所述第二测试电极D通过第二导电插塞T2连接至所述漏极102 ;第三测试电极G，所述第三测试电极G通过第三导电插塞T3连接至所述栅极103。图2是图1所示的MOS晶体管及其测试结构的电路结构示意图。结合图1和图2，测试所述源漏串联电阻Rm时，通过所述第一测试电极S和第一导电插塞Tl对所述源极101施加源极电压Vs，通过所述第二测试电极D和第二导电插塞T2对所述漏极102施加漏极电压Vd，通过所述第三测试电极G和第三导电插塞T3对所述栅极103施加栅极电压Vg。通常，对所述源极101施加的源极电压Vs为0V。对所述MOS晶体管的各个电极施加电压后，通过所述第一测试电极S、第一导电插塞Tl、第二测试电极D以及第二导电插塞T2测试所述MOS晶体管的漏极电流Id。根据所述MOS晶体管的特性，获取所述源漏串联电阻Rm:rm=UdS/id，其中，rm为所述源漏串联电阻Rm的电阻值，Uds为所述MOS晶体管的漏源电压的电压值，即所述漏极电压Vd减去所述源极电压Vs的电压值，id为所述漏极电流Id的电流值。需要说明的是，所述源漏串联电阻Rm的电阻值rm跟随所述栅极电压Vg的电压值变化，即施加不同电压值的栅极电压Vg，获得的所述源漏串联电阻Rm的电阻值rm也不同。在某些建模和仿真验证中，不仅需要知晓所述源漏串联电阻Rm，还需要知晓所述源极寄生电阻Rs和所述漏极寄生电阻Rd之和。现有技术中，测试所述源极寄生电阻Rs和所述漏极寄生电阻Rd之和时，选取至少两个沟道宽度相同而沟道长度不同的MOS晶体管进行测试。所述沟道宽度和所述沟道长度均是指设计值，由于制造工艺的限制，所述沟道宽度和所述沟道长度的设计值和实际值之间往往存在偏差。在施加相同栅极电压的条件下，采用前述方法获取每个MOS晶体管的源漏串联电阻Rm的电阻值rm。参考图3，建立二维坐标系:横坐标表示MOS晶体管的设计沟道长度Lm，纵坐标表示MOS晶体管的源漏串联电阻Rm ;根据每个MOS晶体管的源漏串联电阻Rm的电阻值rm和其对应的设计沟道长度Lm的长度值，在所述二维坐标系中作出离散点；对所述离散点进行线性拟合得到MOS晶体管的源漏串联电阻Rm随其设计沟道长度Lm变化的特性曲线，图3中是以选取5个MOS晶体管进行测试为例。采用相同的方法，在施加不同栅极电压的条件下，获取至少两条MOS晶体管的源漏串联电阻Rm随其设计沟道长度Lm变化的特性曲线。图3中示出了四条MOS晶体管的源漏串联电阻Rm随其设计沟道长度Lm变化的特性曲线(LI，L2，L3，L4)，四条特性曲线(LI，L2，L3，L4)相交于点a。根据MOS 晶体管的特性:rm= (rd+rs)+ (Im-AL)/μ XCoXffX (Vgs-VT),其中，rd为所述漏极寄生电阻Rd的电阻值，rs为所述源极寄生电阻Rs的电阻值，Im为所述设计沟道长度Lm的长度值，Λ L为所述设计沟道长度Lm与实际沟道长度的偏差值，μ为所述MOS晶体管的载流子迁移率，Co为所述MOS晶体管的栅极单位面积氧化层电容的电容值，W为所述MOS晶体管的沟道宽度的宽度值，Vgs为所述栅极电压Vg减去所述源极电压Vs的电压值，VT为所述MOS晶体管的阈值电压的电压值。结合图3和上述公式，点a对应的横坐标值为所述设计沟道长度Lm与实际沟道长度的偏差值Λ L，点a对应的纵坐标值为所述漏极寄生电阻Rd的电阻值rd与所述源极寄生电阻Rs的电阻值rs之和。所述第一测试电极S、所述第一导电插塞Tl、所述第二测试电极D、所述第二导电插塞T2、所述第三测试电极G以及所述第三导电插塞T3均存在寄生电阻，在所述源极寄生电阻Rs和所述漏极寄生电阻Rd的电阻值较大时，各测试电极和各导电插塞的寄生电阻可以忽略不计，采用现有技术的方法获取所述源漏电阻Rm、源极寄生电阻Rs、漏极寄生电阻Rd以及所述设计沟道长度Lm与实际沟道长度的偏差值Λ L是可行的。然而，随着半导体技术的进步，所述源极寄生电阻Rs和所述漏极寄生电阻Rd的电阻值做得越来越小，采用现有技术获得的所述MOS晶体管电阻的精确度低，影响建模和仿真验证的准确性。
技术实现思路
本专利技术解决的是测试MOS晶体管电阻精确度低的问题。为解决上述问题，本专利技术提供一种MOS晶体管的测试结构，所述MOS晶体管包括衬底、源极、漏极以及栅极，所述MOS晶体管的测试结构包括:第一驱动电极，通过第一导电插塞连接至所述源极；第一感应电极，通过第二导电插塞连接至所述源极；第二驱动电极，通过第三导电插塞连接至所述漏极；第二感应电极，通过第四导电插塞连接至所述漏极；第三驱动电极，通过第五导电插塞连接至所述栅极；第三感应电极，通过第六导电插塞连接至所述栅极。基于上述MOS晶体管的测试结构，本专利技术还提供一种MOS晶体管的测试方法，包括:执行电压及电流获得步骤，以获得所述MOS晶体管的栅源电压、漏源电压以及漏极电流；其中，所述电压及电流获得步骤包括:施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；测试所述第一感应电极的电位、所述第二感应电极的电位以及所述第三感应电极的电位以获得所述栅源电压和所述漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得所述漏极电流。基于上述MOS晶体管的测试结构，本专利技术还提供另一种MOS晶体管的测试方法，包括:设置所述第二导电插塞到所述栅极的距离以及所述第四导电插塞到所述栅极的距离均为可调距离；执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的沟道寄生电阻等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；其中，所述电阻获得步骤包括:施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。基于上述MOS晶体管的测试结构，本专利技术还提供另一种MOS晶体管的测试方法，包括:设置所述第二导电插塞到所述栅极本文档来自技高网...

【技术保护点】
一种MOS晶体管的测试结构，所述MOS晶体管包括衬底、源极、漏极以及栅极，其特征在于，所述MOS晶体管的测试结构包括：第一驱动电极，通过第一导电插塞连接至所述源极；第一感应电极，通过第二导电插塞连接至所述源极；第二驱动电极，通过第三导电插塞连接至所述漏极；第二感应电极，通过第四导电插塞连接至所述漏极；第三驱动电极，通过第五导电插塞连接至所述栅极；第三感应电极，通过第六导电插塞连接至所述栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31