硅上Ⅲ-N半导体结构和技术制造技术

本发明专利技术公开了硅上Ⅲ-N半导体集成电路结构和技术。在一些情况下，所述结构包括形成在成核层上的第一半导体层，所述第一半导体层包括位于所述成核层上并且具有多个3-D半导体结构的3-D GaN层、以及位于所述3-D GaN层上的2-D GaN层。所述结构还可以包括形成在所述第一半导体层上或内的第二半导体层，其中，所述第二半导体层包括位于所述2-D GaN层上的AlGaN层以及位于所述AlGaN层上的GaN层。另一种结构包括形成在成核层上的第一半导体层以及形成在所述第一半导体层上或内的第二半导体层，其中，所述第一半导体层包括位于所述成核层上的2-D GaN层，所述第二半导体层包括位于所述2-D GaN层上的ALGaN层和位于所述ALGaN层上的GaN层。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍
在深亚微米工艺节点(例如，32nm及以后)中的集成电路(IC)设计包含若干重大挑战，并且硅(Si)上氮化镓(GaN)器件已经面临特定复杂情况。持续的工艺缩放将趋于加剧这种问题。【附图说明】图1A是根据本专利技术的实施例配置的集成电路(IC)的侧截面图。图1B是根据本专利技术的另一个实施例配置的IC的侧截面图。图1C是根据本专利技术的另一个实施例配置的IC的侧截面图。图1D是根据本专利技术的另一个实施例配置的IC的侧截面图。图2A是根据本专利技术的实施例配置的IC的截面图。图2B是根据本专利技术的另一个实施例配置的IC的截面图。图3A是根据本专利技术的实施例配置的IC的截面图。图3B是根据本专利技术的另一个实施例配置的IC的截面图。图4示出了根据本专利技术的示例性实施例的计算系统，该计算系统是利用由本文中所公开的缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的集成电路结构或器件来实施的。如将领会的，附图不一定是按比例绘制的，也不是要将所要求保护的本专利技术限制为所示具体构造。例如，虽然一些附图总体上指示直线、直角和平滑表面，但是给定实施例的实际实施方式可以具有不那么完美的直线、直角等，并且鉴于集成电路(IC)制备的真实世界限制，一些特征可以具有表面拓扑结构或者在其它情况下是非平滑表面。简而言之，附图仅被提供用于示出示例性结构。在附图中，各图中示出的每个相同或近似相同的部件可以用相同的附图标记表示。出于清楚的目的，可以不在每个附图中标出每一个部件。本实施例的这些和其它特征将通过结合本文所描述的附图来阅读以下【具体实施方式】而得到更好的理解。【具体实施方式】公开了硅上II1-N半导体集成电路结构和技术。在一些情况下，结构包括形成在成核层上的第一半导体层，第一半导体层包括位于成核层上并且具有多个三维半导体结构的三维GaN层、以及三维GaN层上的二维GaN层。结构还可以包括形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的AlGaN和位于AlGaN层上的GaN层。另一种结构包括:形成在成核层上的第一半导体层，第一半导体层包括位于成核层上的二维GaN层；以及形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的ALGaN和位于ALGaN层上的GaN层。可以使用所公开的技术形成的一些示例性结构可以包括但不限于:硅上氮化镓(Si上GaN)、硅上氮化铝镓(Si上AlGaN)、硅上氮化铝铟(Si上AlInN)等。在一些情况下，使用所公开的技术提供的给定结构可以呈现例如:⑴减小的缺陷密度；⑵减小的表面裂纹密度；和/或⑶提高的表面平滑度(例如，结构的顶层/有源层的表面平滑度)。在一些情况下，可以减小缺陷密度，并且在同时消除表面裂纹时提高或保持表面平滑度。鉴于本公开内容，多种构造和变型将是显而易见的。概述如前所示，存在可以使硅(Si)上氮化镓(GaN)器件变复杂的若干重大问题。例如，一个重大问题涉及在GaN与Si (100) (S卩，具有的晶体取向的硅)之间存在大约42%的晶格失配的事实。这些材料的不同晶格产生线位错缺陷，其抑制了低缺陷密度II1-N材料在硅(100)上的外延生长。另一重大问题涉及在GaN与Si之间存在大约116%的热失配的事实。该大的热失配结合GaN的高生长温度造成了顶部外延层/有源外延层的不期望的高表面裂纹密度，使这些层不适用于器件制备。这些示例性复杂情况已经妨碍了 Si(10)上GaN在例如片上系统(SoC)高电压和射频(RF)器件以及互补金属氧化物半导体(CMOS)晶体管、以及其它应用中的使用。解决这些重大问题的一种可能的方法是:利用插入在Si (100)上的GaN生长之间的多个氮化铝(AlN)层。然而，如根据本公开内容要领会的，该方法不能成功防止诸如线位错之类的缺陷迀移至所产生的堆叠体的顶部(例如，器件的有源层)，并且可以产生Sx1kVciii2或更大(例如，如由平面图透射电子显微镜或PVTEM所测量的)的范围内的缺陷密度。此外，通过使用这种AlN层可以严重损害表面平滑度，产生具有不期望的粗糙度的顶层/有源层和带坑的表面，它们通常不适用于器件制备。因此，根据本专利技术的实施例，本文中公开了用于提供II1-N硅上半导体结构的技术。在一些情况下，所公开的技术可以用于提供包括II1-N半导体材料(例如，氮化镓或GaN ;氮化铝镓或AlGaN;氮化铝铟或AlInN;等等)的三维层的集成电路(IC)结构，该三维层整体上由多个三维半导体结构(例如，岛状、纳米线等)形成。可以使用多种技术(例如，三维生长模式中的沉积或外延生长；原位图案化；非原位图案化；等等)中的任技术来形成三维半导体结构的该层，如下所述。之后，可以在三维半导体层之上逐层地生长半导体材料(例如，GaN、AlGaN、AlInN等)的二维层，例如以恢复期望的表面平滑程度。在一些情况下，可以在这种二维半导体层上设置相似和/或不同半导体材料的附加的层，例如以改变总体结构的应力状态。在一些其它实例中，如给定应用或最终用途(例如，电子设备、光电应用等)所需的，可以可选地包括相似和/或不同半导体材料的覆盖层。根据本公开内容，多种构造将是显而易见的。在一些情况下，使用所公开的技术提供的结构可以呈现例如:(1)减小的缺陷密度；(2)减小的表面裂纹密度；和/或(3)提高的表面平滑度(例如，结构的顶层/有源层的表面平滑度)。使用所公开的技术提供的一些结构可以呈现减小的缺陷密度和表面平滑度，同时大体上不具有表面裂纹(或具有最小数量的表面裂纹)。例如，在一个具体示例性实施例中，所公开的技术可以用于提供具有大约2-3X 107cm2或更小的范围内的缺陷密度的Si (100)上GaN结构(S卩，具有的晶体取向的硅上GaN)。在一些这种情况下，可以在同时减小表面裂纹密度时实现缺陷密度的这种减小。例如，在一些示例性情况下，可以将这种Si (100)上GaN结构的表面裂纹密度减小至小于或等于大约200裂纹/mm2的范围(例如，大约150裂纹/mm2或更少；大约100裂纹/mm2或更少；大约50裂纹/mm 2或更少；大约10裂纹/mm2或更少；大约5裂纹/mm2或更少；等等)内。然而，应该注意，所要求保护的本专利技术不限于此，如在一些其它情况下，可以消除所有表面裂纹(例如，表面裂纹密度可以近似或等于零)。从更普遍意义上讲，缺陷密度和表面裂纹密度对于不同的实施例可以不同，并且所要求保护的本专利技术并不是要限制于任何特定范围。同样，如前所述，使用所公开的技术提供的结构的一些实施例可以呈现提高的(或保持的)表面平滑度。例如，在一个示例性实施例中，所公开的技术可以用于提供具有在小于或等于大约15nm (例如，大约12nm或更小；大约6nm或更小；大约3nm或更小；大约2nm或更小；大约1.5nm或更小；等等)的范围内的均方根(RMS)表面粗糙度的Si(10)上GaN结构，这可以提供例如适用于多种器件制备工艺中的任一种的Si (100)上GaN结构。可使用所公开的技术来实现的其它缺陷密度、表面裂纹密度、和/或表面粗糙度范围将取决于给定应用，并且根据本公开内容将是显而易见的。如根据本公开内容将进一步领会的，本专利技术的一些实施例可以用于多种领域中的本文档来自技高网...

【技术保护点】
一种集成电路，包括：晶体硅衬底；所述衬底上的成核层；以及形成在所述成核层上的第一半导体层，所述第一半导体层包括：位于所述成核层上并且具有多个三维半导体结构的三维氮化镓(GaN)层；以及位于所述三维GaN层上的二维GaN层。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：S·达斯古普塔，H·W·田，M·拉多萨夫列维奇，N·慕克吉，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US