数据储存装置及其错误校正方法制造方法及图纸

本发明专利技术提供一种数据储存装置及其错误校正方法，该数据储存装置包括一快闪存储器以及一控制器。控制器被设置为用以在一既定条件下，对快闪存储器中的一第一页面的至少一第一数据区段，进行一第一错误校正，以获得相应于第一数据区段的一数据区段读取电压，并借由数据区段读取电压读取第一页面的一第一元数据区段，并对借由数据区段读取电压所读取的第一元数据区段的数据，进行一第二错误校正。

【技术实现步骤摘要】

本专利技术是关于一种存储器装置的错误校正方法；特别是关于一种具有两种错误校证修正的错误校正方法。
技术介绍
快闪存储器为一种普遍的非挥发性数据储存装置，以电性方式抹除与程序化。以与非门型的快闪存储器(即NAND FLASH)为例，常用作存储卡(memory card)、通用序列总线闪存装置(USB flash device)、固态硬盘(SSD)、嵌入式快闪存储器模块(eMMC)…等使用。快闪存储器(如，NAND FLASH)的储存阵列包括多个区块(blocks)。各区块包括多个页(pages)。由于快闪存储器的存取过程中可能会发生数据内容的错误，所以目前在存入数据时是将原始的数据进行编码后，再储存编码后的数据至快闪存储器中，而数据读取时则将编码的数据读出，再解码所读出的编码数据来得到原先的数据。编/解码操作虽然能够进行除错，然而仅只能更正部分的比特错误。而当发生超过一定程度以上的错误时，快闪存储器控制器在执行完解码操作后将发现无法对编码数据进行有效解码。
技术实现思路
本专利技术所提供的数据储存装置以及错误校正方法可借由两种错误校正演算法，对数据进行错误校正。本专利技术提供一种数据储存装置包括一快闪存储器以及一控制器。控制器被设置为用以在一既定条件下，对快闪存储器中的一第一页面的至少一第一数据区段，进行一第一错误校正，以获得相应于第一数据区段的一数据区段读取电压，并借由数据区段读取电压读取第一页面的一第一元数据区段，并对借由数据区段读取电压所读取的第一元数据区段的数据，进行一第二错误校正，其中第一错误校正的编码以及演算法不同于第二错误校正。快闪存储器包括多个页面，每一页面包括多个数据区段以及至少一元数据区段，每一数据区段具有相应的一第一错误校正码，每一元数据区段具有相应的一第二错误校正码，其中页面包括第一页面。在一实施例中，第一错误校正为一低密度奇偶检查(Low-density parity-checkcode, LDPC)错误校正，并且第二错误校正为BCH错误校正，其中控制器更包括一低密度奇偶检查错误校正引擎以及一 BCH错误校正引擎，第一错误校正码为低密度奇偶检查码，并且第二错误校正码为BCH错误校正码。在一实施例中，既定条件包括控制器无法借由第二错误校正，对借由一既定读取电压所读取的第一元数据区段的数据进行错误校正。在另一实施例中，快闪存储器更包括一重复读取电压表，用以储存分别相应于每一元数据区段的多个重复读取电压组，并且既定条件更包括控制器无法借由第二错误校正，对借由第一元数据区段的重复读取对压组所读取的数据，进行错误校正。本专利技术亦提供一种错误校正方法，适用于一数据储存装置。错误校正方法包括:对数据储存装置中的一快闪存储器中的一第一页面的至少一第一数据区段，进行一第一错误校正，以获得相应于第一数据区段的一数据区段读取电压；借由数据区段读取电压读取第一页面的一第一元数据区段；以及对借由数据区段读取电压所读取的第一元数据区段的数据，进行一第二错误校正。在一实施例中错误校正方法，更包括:借由一既定读取电压，读取第一页面的至少一第一元数据区段；对借由一既定读取电压所读取的第一元数据区段的数据，进行第二错误校正；以及当第二错误校正无法修正借由既定读取电压所读取的第一元数据区段的数据时，执行对第一数据区段进行第一错误校正的步骤。在一实施例中错误校正方法更包括:借由一既定读取电压，读取第一页面的至少一第一数据区段；对借由一既定读取电压所读取的第一元数据区段的数据，进行第二错误校正；以及当第二错误校正无法修正借由既定读取电压所读取的第一元数据区段的数据时，借由一重复读取电压表中相应于第一元数据区段的一读取电压组，重复读取第一元数据区段的数据以进行第二错误校正；以及当第二错误校正无法修正借由读取电压组所读取的第一元数据区段的数据时，执行对第一数据区段进行第一错误校正的步骤。【附图说明】图1是本专利技术的一种实施例的电子系统的方块图。图2A-2B是本专利技术的一种实施例的页面的示意图。图3是本专利技术的一种实施例的错误校正方法的流程图。图4A-4B是本专利技术的另一种实施例的错误校正方法的流程图。【附图标记说明】100电子系统；120 主机；140数据储存装置；160 控制器；162运算单元；164永久存储器；180快闪存储器；200 页面；200A1-200AN 数据区段；200B1-200BN 第一错误校正码；202A1元数据区段；202B1第二错误校正码；S300-S312、S400_S412 步骤。【具体实施方式】以下将详细讨论本专利技术各种实施例的装置及使用方法。然而值得注意的是，本专利技术所提供的许多可行的专利技术概念可实施在各种特定范围中。这些特定实施例仅用于举例说明本专利技术的装置及使用方法，但非用于限定本专利技术的范围。图1是本专利技术的一种实施例的电子系统的方块图。电子系统100包括一主机120以及一数据储存装置140。数据储存装置140包括一快闪存储器180以及一控制器160，且可根据主机110所下达的命令操作。控制器160包括一运算单元162以及一永久存储器(如，只读存储器ROM) 164。永久存储器164与所载的程序码、数据组成固件(firmware)，由运算单元162执行，使控制器160基于该固件控制该快闪存储器180，其中运算单元162更包括一第一错误校正引擎以及一第二错误校正引擎。第一错误校正引擎是用以在数据区段的数据发生错误时，对所读取的数据区段进行一第一错误校正。第二错误校正引擎是用以在元数据(Meta data)区段发生错误时，对元数据区段的数据进行依第二错误校正。值得注意的是，第一错误校正的编码以及演算法不同于第二错误校正。另外，第一错误校正引擎以及一第二错误校正引擎可设置于处理单元162之外，亦可同时设置于处理单元162的中，本专利技术不限于此。快闪存储器180包括多个页面以及多个字符线与多个比特线，其中每一字符线用以连接至少一页面，以选择所欲读取的页面。举例而言，当快闪存储器180为单阶储存单元(Single-Level Cell，SLC)时，一条比特线用以连接至一个页面。当快闪存储器180为多阶储存单元(Mult1-Level Ce 11, MLC)时,一条比特线用以连接至两个页面。当快闪存储器180为三阶储存单元(Triple-Level Cell1TLC)时，一条比特线用以连接至三个页面，但本专利技术不限于此。每一页面包括多个数据区段以及至少一元数据(Meta data)区段用以储存元数据，但本专利技术不限于此。一个页面可具有一个元数据区段、两个元数据区段、或者三个元数据区段，但本专利技术不限于此。另外，一页面可包括一个、四个或者八个数据区段，但本专利技术不限于此。如图2A以及图2B所示，页面200包括多个数据区段200A1-200AN以及一元数据区段202A1，每一数据区段200A1-200AN具有相应的一第一错误校正码200B1-200BN，每一元数据区段202A1具有相应的一第二错误校正码202B1。值得注意的是，第一错误校正码200B1-200BN与第二错误校正码202B1是不同的编码，第一错误校正码200B1-200BN是用以对所相应的数据区段200A1-200AN进行第一错误校正，并且第二错误校正码本文档来自技高网...

【技术保护点】
一种数据储存装置，包括：一快闪存储器；以及一控制器，被设置为用以在一既定条件下，对上述快闪存储器中的一第一页面的至少一第一数据区段，进行一第一错误校正，以获得相应于上述第一数据区段的一数据区段读取电压，并借由上述数据区段读取电压读取上述第一页面的一第一元数据区段，并对借由上述数据区段读取电压所读取的上述第一元数据区段的数据，进行一第二错误校正。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：周柏昇，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71