一种MOS晶体管结构及其制造方法技术

本发明专利技术提供了一种MOS晶体管的制造方法，包括：a.提供半导体衬底和伪栅叠层；b.在所述伪栅叠层两侧上形成淀积第一侧墙部分；c.在所述淀积第一侧墙部分垂直于衬底的表面上形成第二侧墙部分；d.去除所述第一侧墙部分位于伪栅叠层顶部以及源漏扩展区上位于第二侧墙部分外侧的部分，形成侧墙；e.在伪栅叠层两侧的衬底中形成源漏区，并形成层间介质层；f.去除所述伪栅叠层以形成开口，并在所述开口中在该位置填充栅极叠层；g.去除所述侧墙，形成空位；h.在所述层间介质层和伪栅叠层上淀积牺牲材料层使其填充空位顶部，并进行化学机械抛光，直至露出栅极叠层顶部。与现有技术相比，本发明专利技术有效地减小了栅极寄生电容，提高了器件性能。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件结构及其制造方法，具体地，涉及一种MOS晶体管结构及其制造方法。技术背景在MOSFET结构中，栅极寄生电容是影响器件频率响应和开关速度的关键性因素，决定栅极RC延时以及RF频率响应。为了提高器件性能，我们需要尽可能地减小MOSFET的寄生电容，而随着器件尺寸日益减小，寄生电容的影响越来越显著，进一步减小器件的寄生电容能够显著改善器件性能。寄生电容是由器件的物理结构直接决定的，其大小与器件的尺寸直接相关。如图1所示，栅极寄生电容主要包括三部分:即内边缘寄生电容Cif，外边缘寄生电容Ctjf以及重叠寄生电容COT。其中，外边缘寄生电容Ctjf是栅寄生电容中最主要的部分，它的大小与栅极长度、栅极高度以及栅与源漏之间的填充材料密切相关。受诸多限制，对于特定尺寸的器件，其栅极长度和栅极高度无法进一步缩小，器件结构的改变也会引起很多其他的负面效应，器件的寄生电容很难被进一步减小。基于这一问题，本专利技术提供了一种新型半导体结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
技术实现思路
本专利技术提供了一种MOS晶体管结构及其制作方法，减小了寄生电容，优化了器件性能。具体地，本专利技术提供的制造方法包括以下步骤:a.提供半导体衬底和伪栅叠层，在所述伪栅叠层两侧的衬底中具有源漏扩展区；b.在所述伪栅叠层两侧形成淀积第一侧墙部分；c.在所述淀积第一侧墙部分垂直于衬底的表面上形成第二侧墙部分；d.去除所述第一侧墙部分位于伪栅叠层顶部以及源漏扩展区上位于第二侧墙部分外侧的部分，形成侧墙；e.在伪栅叠层两侧的衬底中形成源漏区，并在所述源漏区上方形成层间介质层；f.去除所述伪栅叠层以形成开口，并在并在所述开口中填充栅极叠层；g.去除所述侧墙，形成空位；h.在所述层间介质层和伪栅叠层上淀积牺牲材料层，并进行化学机械抛光，直至露出栅极叠层顶部。其中，在步骤b中，所述第一侧墙部分的材料为氮化硅。其中，在步骤b中，所述第一侧墙部分的厚度为10?30nm。其中，在步骤c中，所述第二侧墙部分与第二侧墙部分的材料相同。其中，在步骤d中，所述去除第一侧墙部分的方法是各向异性刻蚀。其中，在步骤d中，所述层间介质层的材料与侧墙的材料不同。其中，在步骤d中，所述层间介质层的材料为氧化硅。其中，在步骤g中，所述去除侧墙的方法是选择性刻蚀。其中，在步骤h中，所述牺牲材料层的材料与层间介质层相同。相应的，本专利技术还提供了一种MOS晶体管结构，包括:衬底；栅极叠层，位于所述衬底上方；源漏区，位于所述栅极叠层两侧衬底中；层间介质层，覆盖所述源漏区；空位，位于所述栅极叠层两侧，被所述层间介质层和衬底包围；以及盖层，覆盖所述空位顶部。其中，所述空位与层间介质层相邻的面为弧形，其顶部的宽度小于底部的宽度。其中，所述空位顶部的宽度为10?30nm，顶部与底部的宽度差为30?60nm。其中，所述的厚度小于5nm。根据本专利技术提供的MOS晶体管结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。【附图说明】通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显:图1为MOS器件棚寄生电容的不意图；图2?图12为根据本专利技术的一个【具体实施方式】的MOS器件各个制造阶段的剖面图。附图中相同或相似的附图标记代表相同或相似的部件。【具体实施方式】为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。参见图12，本专利技术提供了一种MOS晶体管结构，包括:衬底100 ;位于所述衬底100上方的栅极叠层200 ;位于所述栅极叠层200两侧的空位106 ;位于所述空位106顶部的盖层107 ;位于所述栅极叠层200两侧衬底中的源漏区202 ;以及覆盖源漏区202的层间介质层300。其中，所述空位106与层间介质层300相邻的面为弧形，其顶部的宽度小于底部的宽度，所述空位106顶部的宽度为10?30nm，顶部与底部的宽度差为30?60nm。其中，所述盖层107的厚度小于5nm。该衬底100首选是一薄的单晶硅层，也可以是单晶的锗硅合金。栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。根据本专利技术提供的MOS晶体管结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。下面结合附图对本专利技术的制作方法进行详细说明，包括以下步骤。需要说明的是，本专利技术各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。接下来，在所述衬底表面形成伪栅叠层101。所述伪栅结构101可以是单层的，也可以是多层的。伪栅结构101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实例中，伪栅结构包括多晶硅和二氧化硅。具体的，首先采用化学汽相淀积的方法在所述半导体衬底上淀积多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺，对所述二氧化硅介质层和多晶硅进行光刻和刻蚀，将图形化，形成伪栅叠层，如图2所示。接下来，如图3所示，对伪栅结构102两侧的衬底100进行浅掺杂，以形成作为源漏延伸区的轻掺杂源漏区201。还可以进行Halo注入，以在源漏延伸区下方形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。接下来，在所述半导体结构上淀积第一侧墙部分102。所述第一侧墙部分102的目的是使形成的侧墙顶部具有一定的厚度，从而不会在后续工艺中被形成的层间介质层300覆盖，便于选择性刻蚀。第一侧墙部分102的材料为绝缘介质，可以为氧化硅或氮化硅。在本专利技术中，为了便于选择性刻蚀，所述第一侧墙部分102的材料为氮化硅。具体的，可以采用化学气相淀积、等离子体淀积等方法在所述半导体结构上淀积一层氮化硅，其厚度为10 ?30nm。接下来，如图5所示，在所述第一侧墙部分102垂直于衬底的表面上形成第二侧墙部分103，所述第二侧墙部分103与第一侧墙部分102的材料相同。具体的，用LPCVD在第一侧墙部分10当前第1页1 2 本文档来自技高网...

【技术保护点】
一种MOS晶体管的制造方法，包括：a.提供半导体衬底（100）和伪栅叠层（101），在所述伪栅叠层（102）两侧的衬底中具有源漏扩展区（201）；b.在所述伪栅叠层两侧形成第一侧墙部分（102）；c.在所述第一侧墙部分（102）垂直于衬底的表面上形成第二侧墙部分（103）；d.去除所述第一侧墙部分（102）位于伪栅叠层（101）顶部以及位于源漏扩展区（201）上第二侧墙部分（103）外侧的部分，形成侧墙（105）；e.在伪栅叠层两侧的衬底中形成源漏区，并在所述源漏区上方形成层间介质层（300）；f.去除所述伪栅叠层（101）以形成开口，并在所述开口中填充栅极叠层（200）；g.去除所述侧墙（105），形成空位（106）；h.在所述层间介质层（300）和所述伪栅叠层（101）上淀积牺牲材料层（400）使其填充空位（106）顶部，并进行化学机械抛光，直至露出所述栅极叠层（101）顶部，使未被刻蚀掉的牺牲材料层在所述空位（106）顶部形成盖层（107）。

【技术特征摘要】

【专利技术属性】
技术研发人员：李睿，尹海洲，刘云飞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11