移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器制造技术

技术编号:11578809 阅读:46 留言:0更新日期:2015-06-10 12:27
本申请公开了一种移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器。本申请中的栅极驱动电路由多级级联的栅极驱动电路单元组成,栅极驱动电路单元包括多级级联的移位寄存器,多个移位寄存器共用下拉模块,减少了电路中晶体管的使用数目,提高了电路良率。本申请的栅极驱动电路可用于驱动显示面板,由于电路中晶体管的数目少,电路所占的体积小,有利于制成窄边框的显示器,同时降低了成本,提高了电路良率,增强了显示器的稳定性。

【技术实现步骤摘要】

本申请涉及显示器领域,具体涉及一种移位寄存器、栅极驱动电路单元、栅极驱动电路和显不器。
技术介绍
液晶显示器(IXD)是目前最常用的主流显示器。传统的液晶显示器是利用外部驱动芯片电路驱动面板上的薄膜液晶管来实现图像显示。随着技术的不断发展,栅极驱动电路(Gate driver on array, GOA)被广泛用于IXD面板中,能够减少外围IC的数量及相应的连接线数量,从而减少显示模组的成本。在栅极驱动电路中,其输出电压在大部分工作时间内处于低电平状态,而由于时钟馈通效应的存在,时钟线或数据线上电压的跳变会使输出低电平抬高,所以需要低电平维持电路来抑制时钟馈通效应。在常规的栅极驱动电路里,每一级移位寄存器电路都要有独立的低电平维持电路,这样需要的晶体管数量较多,电路结构复杂,栅极驱动电路所占面积也较大。图1为现有的一种移位寄存器的电路原理图,包含16个晶体管和一个电容,其中每个晶体管均包括源极、栅极和漏极。在该移位寄存器中,第一晶体管Tll的漏极、第二晶体管T21和第三晶体管T22的栅极、第十二晶体管T51和第十六晶体管T72的漏极、第一电容的一端交汇形成节点Q。第六晶体管T33的栅极、第五晶体管T32和第七晶体管T34的漏极交汇形成节点P。第十晶体管T43的栅极、第九晶体管T42和第十一晶体管T44的漏极交汇而形成节点K。第一晶体管Tll作为信号输入管在控制信号ST (n-2)作用下,接收前两级的信号G(n-2)为驱动管T21和下两级信号发生管T22提供预充电压,T22产生控制信号ST(η)。受第一低频时钟信号LCl控制的第一低电平维持模块由第四晶体管Τ31、第五晶体管Τ32、第六晶体管Τ33和第七晶体管Τ34构成。受第二低频时钟信号LC2控制的第二低电平维持模块由第八晶体管Τ41、第九晶体管Τ42、第十晶体管Τ43和第十一晶体管Τ44组成。第十二晶体管Τ51和第十三晶体管Τ52在第η+2级输出的控制下,分别使输出电压G(η)和Q点电压耦合到低电平。第十四晶体管Τ61在该电路中起到双重作用:给Q点预充电;在预充电阶段,将P点和K点电位下拉,使Τ33和Τ43截止。上述移位寄存器使用的晶体管数量多,导致栅极驱动电路所占面积大,不利于制成窄边框的显示面板;同时,晶体管数量太多容易导致栅极驱动电路良率下降。
技术实现思路
本申请提供一种移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器。根据本申请的第一方面,提供一种移位寄存器,包括信号输入模块、信号输出模块、上拉模块和复位模块;信号输入模块用于接收外部启动信号和第一时钟信号,并使信号输出模块导通;信号输出模块的第一输入端与信号输入模块的输出端I禹合于第一节点,信号输出模块的第二输入端用于接收外部第二时钟信号,信号输出模块在导通后从输出端输出扫描信号; 上拉模块的一端耦合至第一节点,另一端耦合至信号输出模块的输出端,上拉模块用于提高第一节点的电压; 复位模块用于将第一节点的电压拉向低电平; 第一时钟信号和第二时钟信号的周期相同、占空比相等,第一时钟信号的高电平早于第二时钟信号的高电平,且第一时钟信号和第二时钟信号时域上存在交叠部分。作为一种实施方式,信号输入模块包括第一晶体管和第二晶体管; 第一晶体管的控制极、第一晶体管的第一电流导通极和第二晶体管的第一电流导通极耦合作为信号输入模块的输入端,用于接收外部启动信号,第一晶体管的第二电流导通极和第二晶体管的第二电流导通极耦合至第一节点,第二晶体管的控制极用于接收第一时钟信号。作为一种实施方式,信号输出模块包括第三晶体管,第三晶体管的控制极耦合至第一节点,第三晶体管的第一电流导通极用于接收第二时钟信号,第三晶体管的第二电流导通极用于输出扫描信号。作为一种实施方式,上拉模块,包括第一电容,第一电容的一端耦合至第一节点,另一端耦合至第三晶体管的第二电流导通极。作为一种实施方式,复位模块,包括复用的第二晶体管,用于在下拉阶段给第一节点放电。根据本申请的第二方面,提供一种栅极驱动电路单元,包括下拉模块和多个本申请第一方面提供的移位寄存器; 多个移位寄存器采用级联方式连接,第一级移位寄存器的输入端接外部启动信号,下一级移位寄存器中信号输入模块的输入端耦合至上一级移位寄存器中信号输出模块的输出端;下一级移位寄存器中第二晶体管的控制极耦合至上一级移位寄存器中第三晶体管的第一电流导通极,第一级移位寄存器中第二晶体管的控制极耦合至最后一级移位寄存器中第三晶体管的第一电流导通极;多个移位寄存器共用下拉模块; 下拉模块用于将多个移位寄存器输出的扫描信号拉向低电平; 每一级移位寄存器的第一时钟信号输入端耦合至上一级移位寄存器的本级时钟信号,第一级移位寄存器的第一时钟信号输入端耦合至末级移位寄存器的本级时钟信号,第二时钟信号输入端接本级时钟信号;多个移位寄存器的本级时钟信号周期相同、占空比相等,且相邻移位寄存器的本级时钟信号之间时域上存在交叠部分。优选地,第一级移位寄存器还包括时钟馈通抑制模块,时钟馈通抑制模块包括第二电容、第四晶体管和第五晶体管; 第二电容的一端耦合至第三晶体管的第一电流导通极,另一端耦合至第四晶体管的第一电流导通极和第五晶体管的控制极;第四晶体管的控制极耦合至第一节点,第二电流导通极接外部低电平信号;第五晶体管的第一电流导通极耦合至第一节点,第二电流导通极接外部低电平信号。优选地,下拉模块包括第一下拉电路和第二下拉电路,第一下拉电路和第二下拉电路结构相同; 第一下拉电路由第一低频时钟信号控制,第二下拉电路由第二低频时钟信号控制,第一低频时钟信号和第二低频时钟信号为相位互补的低频信号,第一低频时钟信号和第二低频时钟信号的周期为帧频的整数倍。作为一种实施方式,栅极驱动电路由四级移位寄存器级联而成,第一下拉电路包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、第六下拉晶体管、第七下拉晶体管和第八下拉晶体管; 第一下拉晶体管的控制极和第一电流导通极用于接收第一低频时钟信号,第二电流导通极耦合至第二节点;第二下拉晶体管的控制极和第一电流导通极耦合至第二节点,第二下拉晶体管的第二电流导通极耦合至第一下拉晶体管的第一电流导通极;第三下拉晶体管的控制极耦合至第一级移位寄存器的第一节点,第一电流导通极耦合至第二节点,第二电流导通极接外部低电平信号;第四下拉晶体管的控制极耦合至第三级移位寄存器的第一节点,第一电流导通极耦合至第二节点,第二电流导通极接外部低电平信号;第五下拉晶体管的控制极耦合至第二节点,第一电流导通极耦合至第一级移位寄存器的输出端,第二电流导通极接外部低电平信号;第六下拉晶体管的控制极耦合至第二节点,第一电流导通极耦合至第二级移位寄存器的输出端,第二电流导通极接外部低电平信号;第七下拉晶体管的控制极耦合至第二节点,第一电流导通极耦合至第三级移位寄存器的输出端,第二电流导通极接外部低电平信号;第八下拉晶体管的控制极耦合至第二节点,第一电流导通极耦合至第四级移位寄存器的输出端,第二电流导通极接外部低电平信号; 或者,栅极驱动电路由三级移位寄存器级联而成,第一下拉电路包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管、本文档来自技高网
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移位寄存器、栅极驱动电路单元、栅极驱动电路及显示器

【技术保护点】
一种移位寄存器,其特征在于,包括信号输入模块、信号输出模块、上拉模块和复位模块;所述信号输入模块用于接收外部启动信号和第一时钟信号,并使所述信号输出模块导通;所述信号输出模块的第一输入端与所述信号输入模块的输出端耦合于第一节点,所述信号输出模块的第二输入端用于接收外部第二时钟信号,所述信号输出模块在导通后从输出端输出扫描信号;所述上拉模块的一端耦合至所述第一节点,另一端耦合至所述信号输出模块的输出端,所述上拉模块用于提高所述第一节点的电压;所述复位模块用于将所述第一节点的电压拉向低电平;所述第一时钟信号和所述第二时钟信号的周期相同、占空比相等,所述第一时钟信号的高电平早于所述第二时钟信号的高电平,且所述第一时钟信号和所述第二时钟信号时域上存在交叠部分。

【技术特征摘要】

【专利技术属性】
技术研发人员:张盛东李君梅廖聪维胡治晋李文杰
申请(专利权)人:北京大学深圳研究生院
类型:发明
国别省市:广东;44

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