栅极驱动电路及显示装置制造方法及图纸

本发明专利技术实施例公开了一种栅极驱动电路及显示装置，属于显示驱动技术领域。其中所述栅极驱动单元电路包括：输入模块、正反馈模块、驱动模块、以及传递模块，输入模块，其输出端连接到控制节点；正反馈模块，用于当控制节点为高电平时，将输出端上拉到高电平；驱动模块，响应控制节点的状态，当控制节点为高电平时，驱动模块将第一时钟信号的高电平信号或者低电平信号施加至其栅极扫描信号输出端，当控制节点为低电平时，其栅极扫描信号输出端输出的栅极扫描信号为低电平；传递模块，包括用于输出传递信号的传递信号输出端，并接收第一时钟信号。本发明专利技术合理复用电路模块，电荷泄漏路径较少，电路结构简单、电路的可靠性较高。

【技术实现步骤摘要】
栅极驱动电路及显示装置
本专利技术涉及显示驱动
，特别涉及一种栅极驱动电路及显示装置。
技术介绍
近年来，窄边框显示技术发展迅速，并且开始逐步成为主流的平板显示技术。尤其对于智能手机和平板等中小尺寸薄膜晶体管(ThinFilmTransistor；TFT)显示屏而言，窄边框显示技术的应用更加广泛。窄边框显示技术的核心是TFT集成的栅极驱动(Gate-driverInArray，简称GIA)电路设计。采用GIA电路之后，不仅可以显著地缩小显示屏的边框尺寸，使得整个显示屏更加紧凑、美观，而且还可以减少显示屏上行列驱动芯片的数量，以及相应的连接线数量。此外，显示屏的后道封装工艺也能够减少。于是，显示屏的制造成本可以较大幅度地降低，由于后道模组工艺发生的不良率降低，TFT显示屏的可靠性也得到提高。此外，由于引出连接线数量减少，引线间距不再严重地限制高分辨率显示屏的实现。近年来，传统的a-Si或者poly-Si等技术由于迁移率、可靠性或者均匀性不适合于实现高分辨率TFT显示屏。而近年来涌现的IGZO-TFT(IndiumGalliumZincOxide-ThinFilmTransistor，铟镓锌氧化物-薄膜晶体管)技术则因为其较高的迁移率、特性均匀以及可靠性高等突出优势，特别适合于高分辨率显示屏的实现。由于IGZO-TFT的特性优良，因此基于IGZO-TFT的GIA电路相比于a-Si的GIA电路应该具有更高的性能。但是，和传统的Si基TFT(例如非晶硅或者多晶硅TFT)不同，IGZO等氧化物TFT容易具有负的阈值电压，呈现耗尽型工作的特点。这主要是因为氧化物TFT的沟道中存在大量的氧空位，于是电子浓度大。从而即使在栅-源偏置电压为0V时，氧化物TFT中流过的电流也很大。对应地，要施加负的栅极-源极电压才能耗尽沟道中的载流子，使得TFT处于完全关闭的状态。当IGZO等氧化物TFT被施加了长时间的负栅极偏压，或者处于光照条件下，将可能在沟道中激发产生更多的电子，于是IGZO-TFT的阈值电压更负。虽然可以调整工艺制成正阈值电压的IGZO-TFT，但是这些方法可能会损害器件的可靠性。因此，总的来说现有工艺中制成的氧化物TFT的阈值电压偏负。由于IGZO-TFT的阈值电压偏负、负的偏压应力(Negativebiastempreturestress，NBTS)等原因，传统的栅极驱动电路方案用于实现IGZO-TFT的栅极驱动电路时容易发生泄漏电流大、自举异常等故障。图1是现有的一种IGZO-TFT的栅极驱动单元电路的电路图。请参阅图1，栅极驱动单元电路包括：晶体管T10-T60，晶体管T10的栅极电性连接至控制节点Q0，晶体管T10的第一端输出传递信号VC[n]，晶体管T10的第二端接收第一时钟信号CLK1。晶体管T20的栅极电性连接至控制节点Q0，晶体管T20的第一端输出栅级扫描信号VG[n]，晶体管T20的第二端接收第一时钟信号CLK1。晶体管T30的栅极接收第n+1极栅极驱动单元电路输出的传递信号VC[n+1]，晶体管T30的第一端电性连接至第一电压输出端VLL0，晶体管T30的第二端输出传递信号VC[n]。晶体管T40的栅极接收第n+1极栅极驱动单元电路输出的栅极扫描信号VG[n+1]，晶体管T40的第一端电性连接第二电压输出端VSS0，晶体管T40的第二端输出栅极扫描信号VG[n]。晶体管T50的栅极接收第四时钟信号CLK4，晶体管T50的第一端电性连接至晶体管T60的第二端，晶体管T50的第二端接收第n-1级栅极驱动单元电路输出的传递信号VC[n-1]。晶体管T60的栅极接收第四时钟信号CLK4，晶体管T60的第一端电性连接至控制节点Q0，晶体管T60的第二端电性连接至晶体管T50的第一端。但是，上述栅极驱动单元电路的晶体管T50和T60在晶体管T20的自举或者下拉过程中具有严重的漏电，使得控制节点Q0也无法保持为高电平状态。这一方面会严重地增加输出的栅极扫描信号VG[n]的上升和下降时间，另一方面也会影响输出的传递信号VC[n]的电平幅度和相位，造成整体栅极驱动单元电路的失效，容易发生泄漏电流大、自举异常等故障。所以，为了适应IGZO-TFT的特性，亟需新的栅极驱动电路架构设计。
技术实现思路
本专利技术提供一种栅极驱动单元电路、栅极驱动电路及显示装置，以解决现有电路泄漏电流大、自举失效等问题。所述技术方案如下：本专利技术实施例提供了一种栅极驱动电路，包括多个栅极驱动单元电路和时钟信号线，栅极驱动单元电路包括：输入模块、正反馈模块、驱动模块、以及传递模块，输入模块与正反馈模块、驱动模块电性相连，驱动模块与输入模块、正反馈模块以及传递模块电性相连，其中；输入模块包括用于接收第一传递信号的第一信号接收端(111)和输出端(113)，其输出端(113)电性连接到控制节点(Q)，当第一传递信号为高电平时，输入模块通过其输出端(113)对控制节点(Q)进行充电，当第一传递信号为低电平时，输入模块通过其输出端(113)对控制节点(Q)进行放电；正反馈模块，包括电性连接至控制节点(Q)的控制端(122)和输出端(123)，其中输出端(123)电性连接至第一节点(P)，正反馈模块用于当控制节点(Q)为高电平时，通过其输出端(123)将第一节点P上拉到高电平；驱动模块，包括输出栅极扫描信号的栅极扫描信号输出端(133)，用于接收第一时钟信号的第一时钟信号接收端(131)，以及电性连接至第二控制节点Q的控制端(132)，驱动模块响应控制节点Q的状态，当控制节点Q为高电平时，驱动模块将第一时钟信号的高电平信号或者低电平信号施加至其栅极扫描信号输出端(133)，当控制节点Q为低电平时，无论第一时钟信号为高电平或者低电平，驱动模块的栅极扫描信号输出端(133)输出的栅极扫描信号均为低电平；传递模块，包括用于输出传递信号的传递信号输出端(143)，用于接收第一时钟信号的第一时钟信号接收端(141)，以及电性连接至控制节点Q的控制端(142)，当控制节点Q为高电平时，传递模块将第一时钟信号的高电平信号或者低电平信号施加至其输出端(143)，当控制节点Q为低电平时，无论第一时钟信号为高电平或者低电平，传递模块的输出端(143)输出的传递信号均为低电平。在本专利技术的一个实施例中，驱动模块包括第二晶体管(T2)和第四晶体管(T4)，传递模块包括第一晶体管(T1)和第三晶体管(T3)；第一晶体管(T1)的栅极电性连接至控制节点(Q)，第一端电性连接至传递信号输出端(143)，第二端用于接收第一时钟信号；第二晶体管(T2)的栅极电性连接至控制节点(Q)，第一端电性连接至栅级扫描信号输出端(133)，第二端用于接收第一时钟信号；第三晶体管(T3)的栅极接收第n+1级栅极驱动单元电路输出的传递信号，第一端电性连接第一电压输出端(VLL)，第二端电性连接至传递信号输出端(143)；第四晶体管(T4)的栅极接收第n+1级栅极驱动单元电路输出的栅极扫描信号，第一端电性连接第二电压输出端(VSS)，第二端电性连接至栅极扫描信号输出端(133)，其中，栅极驱动单元电路假定为第n级栅极驱动单元电路。在本专利技术的一个实施例中，输入模块包括第五晶体管(T5)和第六晶本文档来自技高网...

【技术保护点】
一种栅极驱动电路，包括多个栅极驱动单元电路和时钟信号线，其特征在于，所述栅极驱动单元电路包括：输入模块、正反馈模块、驱动模块、以及传递模块，所述输入模块与所述正反馈模块、驱动模块电性相连，所述驱动模块与输入模块、正反馈模块以及所述传递模块电性相连，其中；所述输入模块，包括用于接收第一传递信号的第一信号接收端(111)和输出端(113)，其输出端(113)电性连接到控制节点(Q)，当第一传递信号为高电平时，所述输入模块通过其输出端(113)对控制节点(Q)进行充电，当第一传递信号为低电平时，所述输入模块通过其输出端(113)对控制节点(Q)进行放电；所述正反馈模块，包括电性连接至控制节点(Q)的控制端(122)和输出端(123)，其中输出端(123)电性连接至第一节点(P)，所述正反馈模块用于当控制节点(Q)为高电平时，通过其输出端(123)将第一节点(P)上拉到高电平；所述驱动模块，包括输出栅极扫描信号的栅极扫描信号输出端(133)，用于接收第一时钟信号的第一时钟信号接收端(131)，以及电性连接至控制节点(Q)的控制端(132)，所述驱动模块响应控制节点(Q)的状态，当控制节点(Q)为高电平时，所述驱动模块将第一时钟信号的高电平信号或者低电平信号施加至其栅极扫描信号输出端(133)，当控制节点(Q)为低电平时，无论第一时钟信号为高电平或者低电平，所述驱动模块的栅极扫描信号输出端(133)输出的栅极扫描信号均为低电平；所述传递模块，包括用于输出传递信号的传递信号输出端(143)，用于接收第一时钟信号的第一时钟信号接收端(141)，以及电性连接至控制节点Q的控制端(142)，当控制节点Q为高电平时，所述传递模块将第一时钟信号的高电平信号或者低电平信号施加至其输出端(143)，当控制节点Q为低电平时，无论第一时钟信号为高电平或者低电平，所述传递模块的输出端(143)输出的传递信号均为低电平。...

【技术特征摘要】
1.一种栅极驱动电路，包括多个栅极驱动单元电路和时钟信号线，其特征在于，所述栅极驱动单元电路包括：输入模块、正反馈模块、驱动模块、以及传递模块，所述输入模块与所述正反馈模块、驱动模块电性相连，所述驱动模块与输入模块、正反馈模块以及所述传递模块电性相连，其中；所述输入模块，包括用于接收第一传递信号的第一信号接收端(111)和输出端(113)，其输出端(113)电性连接到控制节点(Q)，当第一传递信号为高电平时，所述输入模块通过其输出端(113)对控制节点(Q)进行充电，当第一传递信号为低电平时，所述输入模块通过其输出端(113)对控制节点(Q)进行放电；所述正反馈模块，包括电性连接至控制节点(Q)的控制端(122)和输出端(123)，其中输出端(123)电性连接至第一节点(P)，所述正反馈模块用于当控制节点(Q)为高电平时，通过其输出端(123)将第一节点(P)上拉到高电平；所述驱动模块，包括输出栅极扫描信号的栅极扫描信号输出端(133)，用于接收第一时钟信号的第一时钟信号接收端(131)，以及电性连接至控制节点(Q)的控制端(132)，所述驱动模块响应控制节点(Q)的状态，当控制节点(Q)为高电平时，所述驱动模块将第一时钟信号的高电平信号或者低电平信号施加至其栅极扫描信号输出端(133)，当控制节点(Q)为低电平时，无论第一时钟信号为高电平或者低电平，所述驱动模块的栅极扫描信号输出端(133)输出的栅极扫描信号均为低电平；所述传递模块，包括用于输出传递信号的传递信号输出端(143)，用于接收第一时钟信号的第一时钟信号接收端(141)，以及电性连接至控制节点(Q)的控制端(142)，当控制节点(Q)为高电平时，所述传递模块将第一时钟信号的高电平信号或者低电平信号施加至其输出端(143)，当控制节点(Q)为低电平时，无论第一时钟信号为高电平或者低电平，所述传递模块的输出端(143)输出的传递信号均为低电平；所述驱动模块包括第二晶体管(T2)和第四晶体管(T4)，所述传递模块包括第一晶体管(T1)和第三晶体管(T3)；所述第一晶体管(T1)的栅极电性连接至所述控制节点(Q)，第一端电性连接至传递信号输出端(143)，第二端用于接收所述第一时钟信号；所述第二晶体管(T2)的栅极电性连接至控制节点(Q)，第一端电性连接至栅级扫描信号输出端(133)，第二端用于接收所述第一时钟信号；所述第三晶体管(T3)的栅极接收第n+1级栅极驱动单元电路输出的传递信号，第一端电性连接第一电压输出端(VLL)，第二端电性连接至传递信号输出端(143)；所述第四晶体管(T4)的栅极接收第n+1级栅极驱动单元电路输出的栅极扫描信号，第一端电性连接第二电压输出端(VSS)，第二端电性连接至栅极扫描信号输出端(133)，其中，所述栅极驱动单元电路为第n级栅极驱动单元电路；所述输入模块包括第五晶体管(T5)和第六晶体管(T6)，所述第五晶体管(T5)的栅极接收第四时钟信号，第一端电性连接至第一节点(P)，第二端接收第n-1级栅极驱动单元电路输出的传递信号；所述第六晶体管(T6)的栅极接收第四时钟信号，第一端电性连接至控制节点(Q)，第二端电性连接至所述第一节点(P)，其中，所述栅极驱动单元电路为第n级栅极驱动单元电路；所述正反馈模块包括第八至第十晶体管，所述第八晶体管(T71)的栅极电性连接控制节点(Q)，第一端电性连接第九晶体管(T81)和第十晶体管(T91)的第一端，第二端电性连接第一节点(P)，所述第九晶体管(T81)的第二端和栅极接收第二时钟信号，所述第十晶体管(T91)的第二端和栅极接收所述第一时钟信号。2.一种栅极驱动电路，包括多个栅极驱动单元电路和时钟信号线，其特征在于，所述栅极驱动单元电路包括：输入模块、正反馈模块、驱动模块、以及传递模块，所述输入模块与所述正反馈模块、驱动模块电性相连，所述驱动模块与输入模块、正反馈模块以及所述传递模块电性相连，其中；所述输入模块，包括用于接收第一传递信号的第一信号接收端(111)和输出端(113)，其输出端(113)电性连接到控制节点(Q)，当第一传递信号为高电平时，所述输入模块通过其输出端(113)对控制节点(Q)进行充电，当第一传递信号为低...

【专利技术属性】
技术研发人员：张盛东，廖聪维，胡治晋，
申请(专利权)人：昆山龙腾光电有限公司，北京大学深圳研究生院，
类型：发明
国别省市：江苏;32