衬底结构、CMOS器件和制造CMOS器件的方法技术

本发明专利技术公开了一种衬底结构、包括该衬底结构的互补金属氧化物半导体CMOS器件和制造该CMOS器件的方法，其中衬底结构包括：衬底；位于衬底上的由包括硼B和/或磷P的材料形成的至少一个晶种层；以及位于晶种层上的缓冲层。该衬底结构可减小缓冲层的厚度，并且还提高了形成有该衬底结构的半导体器件的性能特征。

【技术实现步骤摘要】
衬底结构、CMOS器件和制造CMOS器件的方法相关申请的交叉引用本申请要求于2013年10月31日在韩国知识产权局提交的韩国专利申请No.10-2013-0131507的优先权，该申请的公开以引用方式全文并入本文中。
本专利技术构思涉及一种衬底结构、包括该衬底结构的互补金属氧化物半导体(CMOS)器件以及制造该CMOS器件的方法。
技术介绍
已积极地进行研究以研发诸如利用周期表III-V族半导体材料的器件的化合物半导体。由于III-V族化合物半导体材料的电子迁移率等于或大于硅(Si)的电子迁移率的约10倍至1,000倍，因此在CMOS器件中使用III-V族化合物半导体材料以形成高速沟道或高效太阳能电池。诸如InP、GaAs、GaSb或InSb衬底的III-V族衬底广泛用于在其上生长III-V族半导体材料。然而，与Si衬底相比，这种衬底是昂贵的，且在处理期间容易破损，并且难以大面积地制造这种衬底。例如，这种衬底的最大市售尺寸为约6英寸。因此，研发利用Si衬底而非III-V族衬底的半导体器件。此外，近来，对用于实现基于硅的光子集成电路的技术的关注增加；并且，随之对利用III-V族化合物半导体材料在Si衬底上形成器件的技术的需求增加，所述器件诸如光源(例如，发光二极管(LED)和激光二极管(LD))和用于高速器件的晶体管。如果III-V族化合物半导体集成在大面积Si衬底上，则可使用用于制造硅的现有技术的处理，并且可降低成本。然而，由于III-V族化合物半导体材料与Si衬底之间的晶格常数差异和热膨胀系数差异导致存在各种缺陷，因此这种器件的应用受到限制。例如，如果生长其晶格常数小于衬底晶格常数的半导体薄膜，则会通过压应力导致位错；而，如果生长其晶格常数大于衬底晶格常数的半导体薄膜，则会通过张应力导致开裂。此外，已研发了在Si衬底上生长锗(Ge)的技术，以形成p型金属氧化物半导体(MOS)器件。由于锗(Ge)具有高度的空穴迁移率和小的能带隙，因此锗(Ge)的使用可降低功耗。然而，对于锗(Ge)在这种应用中的实际使用，会需要可用于批量生产的高质量锗(Ge)晶体生长方法。
技术实现思路
根据本专利技术构思的一方面，提供了一种能够减小缓冲层的厚度的衬底结构。根据本专利技术构思的另一方面，提供了一种互补金属氧化物半导体(CMOS)器件，该CMOS器件包括设置在单个衬底上的n型晶体管层和p型晶体管层。根据本专利技术构思的另一方面，提供了一种制造在单个衬底上包括n型晶体管层和p型晶体管层的CMOS器件的方法。本专利技术构思的实施例提供了一种衬底结构，该衬底结构包括：衬底；至少一个晶种层，其设置在衬底上并且由包括硼(B)或磷(P)的材料形成；以及位于晶种层上的至少一个缓冲层。晶种层可具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。符号“X:Y”在本申请中用于指示一种掺杂的材料，其主要包括物质“Y”，掺杂有相对少量的物质“X”。因此，例如，符号B:Ge是指掺杂有硼的锗，这是一种与物质BGe相比可具有一定程度的不同的化学性质和/或结构的材料。缓冲层可具有包括锗(Ge)、SiGe或GeSn的至少一层。衬底可为基于硅的衬底。衬底可为硅衬底。衬底结构还可包括位于至少一个缓冲层上的半导体层，所述半导体层由IV族材料或III-V族材料形成。IV族材料可包括锗(Ge)。III-V族材料可包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。晶种层的厚度可在大于0nm至约100nm的范围内。缓冲层的厚度可在大于0μm至约3μm的范围内。本专利技术构思的实施例提供了一种CMOS器件，该CMOS器件包括：衬底；至少一个晶种层，其设置在衬底上并由包括硼(B)和/或磷(P)的材料形成；位于晶种层上的至少一个缓冲层；用于第一类型晶体管的第一层，该第一层设置在缓冲层上；用于第二类型晶体管的第二层，该第二层与第一层间隔开并且设置在晶种层、缓冲层或衬底上；以及位于第一层与第二层之间的绝缘层。本专利技术构思的实施例提供了一种制造CMOS器件的方法，所述方法包括步骤：在衬底上形成包括硼(B)和/或磷(P)的晶种层；在晶种层上形成缓冲层；在缓冲层上形成第一类型的晶体管材料层；通过蚀刻第一类型的晶体管材料层来形成第一图案和用于第一类型的晶体管的第一层；在第一层和第一图案上形成绝缘层；通过蚀刻绝缘层来形成用于选择性生长的第二图案；以及在第二图案上选择性地生长用于第二类型的晶体管的第二层。在一个方面，该衬底结构包括：衬底；设置在衬底上并且由包括硼(B)和/或磷(P)的材料形成的至少一个晶种层；以及位于晶种层上的至少一个缓冲层。在一些实施例中，衬底结构包括晶种层，其具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。在一些实施例中，衬底结构包括缓冲层，其具有包括锗(Ge)、SiGe或GeSn的至少一层。在一些实施例中，衬底结构包括衬底，其为硅衬底。在一些实施例中，衬底结构还包括位于至少一个缓冲层上的半导体层，所述半导体层由IV族材料或III-V族材料形成。在一些实施例中，衬底结构包括半导体层，其由包括锗(Ge)的IV族材料形成。在一些实施例中，衬底结构包括半导体层，其由包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个的III-V族材料形成。在一些实施例中，衬底结构包括厚度在大于0nm至约100nm的范围内的晶种层。在一些实施例中，衬底结构包括厚度在大于0μm至约3μm的范围内的缓冲层。在一个方面，一种互补金属氧化物半导体(CMOS)器件包括：衬底；至少一个晶种层，其设置在衬底上并且由包括硼(B)和/或磷(P)的材料形成；位于晶种层上的至少一个缓冲层；用于第一类型晶体管的第一层，所述第一层设置在缓冲层上；用于第二类型晶体管的第二层，所述第二层与第一层间隔开并且设置在晶种层、缓冲层或衬底上；以及位于第一层与第二层之间的绝缘层。在一个实施例中，CMOS器件包括晶种层，其具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。在一个实施例中，CMOS器件包括缓冲层，其具有包括锗(Ge)、SiGe或GeSn的至少一层。在一个实施例中，CMOS器件包括衬底，其为硅衬底。在一个实施例中，CMOS器件包括厚度在大于0nm至约100nm的范围内的晶种层。在一个实施例中，CMOS器件包括厚度在大于0μm至约3μm的范围内的缓冲层。在一个实施例中，CMOS器件包括第一层，其包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一个。在一个实施例中，CMOS器件具有包括锗(Ge)的第二层。在一个实施例中，CMOS器件包括第一类型的晶体管和第二类型的晶体管，第一类型的晶体管包括n型金属氧化物半导体场效应晶体管(MOSFET)，第二类型的晶体管包括p型MOSFET。在一个方面，一种制造CMOS器件的方法，包括以下步骤：在衬底上形成包括硼(B)和/或磷(P)的晶种层；在晶种层上形成缓冲层；在缓冲层上形成第一类型的晶体管材料层；通过蚀刻第一类本文档来自技高网...

【技术保护点】
一种衬底结构，其包括：衬底；至少一个晶种层，其设置在所述衬底上并且由包括硼(B)和/或磷(P)的材料形成；以及位于所述晶种层上的至少一个缓冲层。

【技术特征摘要】
2013.10.31 KR 10-2013-01315071.一种互补金属氧化物半导体器件，包括：衬底；至少一个晶种层，其设置在所述衬底上并由包括硼(B)和/或磷(P)的材料形成；直接位于所述晶种层上的至少一个缓冲层；用于第一类型晶体管的第一层，所述第一层设置在所述缓冲层上；用于第二类型晶体管的第二层，所述第二层与所述第一层间隔开并且直接设置在所述缓冲层或所述衬底上；以及位于所述第一层与所述第二层之间的绝缘层。2.根据权利要求1所述的互补金属氧化物半导体器件，其中，所述晶种层具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge或P:SiGe的至少一层。3.根据权利要求1所述的互补金属氧化物半导体器件，其中，所述缓冲层具有包...

【专利技术属性】
技术研发人员：梁炆承，穆罕默德·拉基布·乌丁，李明宰，李商文，李成训，赵成豪，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR