晶体管的制作方法技术

一种晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成栅介质层；在所述栅介质层上形成栅极；在所述栅介质层和所述栅极两侧形成偏移间隙壁；以所述偏移间隙壁为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成轻掺杂区，所述栅介质层两侧具有损坏区；去除所述栅介质层中的损坏区；修补所述栅介质层至预定尺寸；在所述栅介质层和所述栅极两侧形成侧墙；以所述侧墙及所述栅极为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成重掺杂区。所述晶体管的制作方法得到的栅介质层中，不含有原来受到杂质离子损伤的部分，因此，栅介质层的绝缘性能高，整个晶体管的栅极漏电流小，晶体管的性能提高。

【技术实现步骤摘要】
【专利摘要】一种，包括：提供半导体衬底；在所述半导体衬底上形成栅介质层；在所述栅介质层上形成栅极；在所述栅介质层和所述栅极两侧形成偏移间隙壁；以所述偏移间隙壁为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成轻掺杂区，所述栅介质层两侧具有损坏区；去除所述栅介质层中的损坏区；修补所述栅介质层至预定尺寸；在所述栅介质层和所述栅极两侧形成侧墙；以所述侧墙及所述栅极为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成重掺杂区。所述得到的栅介质层中，不含有原来受到杂质离子损伤的部分，因此，栅介质层的绝缘性能高，整个晶体管的栅极漏电流小，晶体管的性能提高。【专利说明】
本专利技术涉及半导体
，尤其涉及一种。
技术介绍
在集成电路制造过程中，随着器件尺寸的减小，轻掺杂(漏）区（Lightly Doped Drain，LDD)结构技术被广泛运用在晶体管的制造工艺中。轻掺杂区可以减弱漏区电场， 改进热电子退化效应，并且还可以减小有源区电阻和抑制短沟道效应（short-channe 1 effects, SCE)。 请参考图1至图2,现有晶体管制作方法包括： 如图1所示，在半导体衬底100上形成栅极结构，所述栅极结构包括栅介质层110 和栅极120,然后在栅极结构两侧形成偏移间隙壁130,之后以偏移间隙壁130为掩模，对栅 极结构两侧的半导体衬底1〇〇进行轻掺杂，形成轻掺杂区(未显示）； 如图2所示，在偏移间隙壁130侧面形成侧墙140,并以侧墙140为掩模对栅极结 构两侧的半导体衬底1〇〇进行重掺杂工艺，形成相应的重掺杂区(未显示)。 但是，现有晶体管制作方法中，所述轻掺杂注入的杂质离子会从偏移间隙壁进入 到栅介质层，造成对栅介质层的损坏，从而在栅介质层中形成损坏区，所述损坏区中含有杂 质离子，损坏区的存在使栅介质层的绝缘性能下降，因此损坏区的存在是栅极漏电流产生 的重要原因。 为此，需要一种新的，以解决在制作过程中，晶体管的栅介质层 受到轻掺杂时所注入的杂质离子而受到损坏的问题。
技术实现思路
本专利技术解决的问题是提供一种，以消除晶体管的栅介质层在制 作过程中受到杂质离子的损坏，从而提高栅介质层的绝缘性能，减小栅极漏电流。 为解决上述问题，本专利技术提供一种，包括： 提供半导体衬底； 在所述半导体衬底上形成栅介质层； 在所述栅介质层上形成栅极； 在所述栅介质层和所述栅极两侧形成偏移间隙壁； 以所述偏移间隙壁为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成轻 掺杂区，所述栅介质层两侧具有损坏区； 去除所述栅介质层中的损坏区； 修补所述栅介质层至预定尺寸； 在所述栅介质层和所述栅极两侧形成侧墙； 以所述侧墙及所述栅极为掩模，对所述栅极两侧的半导体衬底进行离子注入，形 成重掺杂。 可选的，所述预定尺寸大于或者等于所述栅介质层的原始尺寸。 可选的，采用湿法刻蚀去除所述栅介质层中的损坏区。 可选的，所述湿法刻蚀采用的溶液为稀氢氟酸溶液，所述湿法刻蚀的时间范围包 括 10s ?30s。 可选的，采用流体化学气相沉积法修补所述栅介质层。 可选的，所述流体化学气相沉积法采用的温度范围包括20°C?65°C，压强范围为 lOOTorr?600Torr，射频功率范围为50W?500W，沉积时间范围为2s?200s。 可选的，采用臭氧氧化法修补所述栅介质层。 可选的，所述臭氧氧化法的温度范围为200°C?550°C，射频功率范围为50W? 500W，氧化时间范围为Is?200s。 可选的，所述栅介质层的厚度范围包括20人?丨00A,长度范围包括40nm?100nm， 被去除的掉所述栅介质层长度范围为20?60nm。 可选的，采用倾角离子注入工艺对位于所述栅介质层和所述栅极两侧下方的所述 半导体衬底进行轻掺杂，所述倾角离子注入工艺中倾角角度范围包括10°?40°，所述杂 质离子浓度范围包括1E10?1E15,采用的电压范围为1KV?5KV。 与现有技术相比，本专利技术的技术方案具有以下优点： 本专利技术的技术方案中，在进行轻掺杂之后，通过去除栅介质层受到杂质离子损伤 的部分，得到剩余的栅介质层，再通过相应的修补工艺，使剩余的栅介质层被修补，形成完 整的栅介质层，最终得到的栅介质层中，不含有原来受到杂质离子损伤的部分，因此，栅介 质层的绝缘性能高，整个晶体管的栅极漏电流小，晶体管的性能提高。 进一步，所述湿法刻蚀的时间范围可以控制在10s?30s，从而使被所述湿法刻蚀 去除的栅介质层长度范围控制在20?60nm，进而保证既能够完全去除栅介质层的损坏区， 又不至于使栅介质层被去除的部分太多而造成对栅极的破坏。 进一步，采用流体化学气相沉积法（FCVD)修补所述栅介质层。所述流体化学气相 沉积法采用的温度范围包括20°C?65°C，压强范围为lOOTorr?600Torr，射频功率范围为 50W?500W，沉积时间范围为2s?200s。在上述工艺条件下，流体化学气相沉积法的液体 流动性强，因此有很强的填补能力，可以形成相应的氧化层，以较好地修补栅介质层。 【专利附图】【附图说明】 图1至图2为现有示意图； 图3至图6为本专利技术实施例示意图。 【具体实施方式】 在中，轻掺杂工艺会对栅介质层造成损伤，在现有晶体管的制 作方法中，未对受损伤的栅介质层进行处理，因此，生成的晶体管中栅极漏电流太大，影响 整个晶体管的性能。 为此，本专利技术提供一种，通过去除栅介质层受损伤的部分，并重 新生成完成的栅介质层，从而使得栅介质层受到的损伤得到消除，最终形成的晶体管栅极 漏电流小，性能提高。 为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术 的具体实施例做详细的说明。 本专利技术实施例提供一种，请参考图3至图6。 请参考图3,提供半导体衬底200,在半导体衬底200上形成栅介质层210a，在栅介 质层210a上形成栅极220,在栅介质层210a和栅极220两侧形成偏移间隙壁230a。 本实施例中，半导体衬底200可以是体硅（Bulk Silicon)、锗化硅或绝缘体上硅 (Silicon On Insulator，SOI)，并且可以掺杂有其它元素。 本实施例中，在半导体衬底200上形成栅介质层210a以及在栅介质层210a上形 成栅极220的具体过程可以包括：首先可以采用炉管氧化工艺、化学气相沉积工艺（CVD)、 旋转式玻璃法（S0G)工艺或者其他合适的方法，在半导体衬底200表面上形成栅介质材料 层(未显示)，然后可以采用原子层沉积（ALD)、化学气相淀积（CVD)、等离子体增强型化学气 相淀积（PECVD)等工艺在栅介质材料层上形成栅极材料层(未显示)，之后利用光刻和曝光 显影工艺在栅极材料层表面形成图案化掩模(未显示)，随后利用刻蚀工艺从上到下蚀刻栅 极材料层和栅介质材料层形成栅极220和栅介质层210a。 本实施例中，栅介质层210a的材料以氧化硅（Si02)为例，并且栅介质层210a的厚 度范围包括20A?丨00人，长度范围包括40nm?1本文档来自技高网...

【技术保护点】
一种晶体管的制作方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成栅介质层；在所述栅介质层上形成栅极；在所述栅介质层和所述栅极两侧形成偏移间隙壁；以所述偏移间隙壁为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成轻掺杂区，所述栅介质层两侧具有损坏区；去除所述栅介质层中的损坏区；修补所述栅介质层至预定尺寸；在所述栅介质层和所述栅极两侧形成侧墙；以所述侧墙及所述栅极为掩模，对所述栅极两侧的半导体衬底进行离子注入，形成重掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：童浩，严琰，曾以志，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31