半导体组件及其制造方法技术

本发明专利技术公开一种半导体组件及其制造方法，所述半导体组件包含一硅基板、一第一钝化层及一第二钝化层，所述硅基板包含数个硅穿孔及数个导电柱，所述第一钝化层包含一平坦部及一环状部，所述环状部的高度低于所述导电柱的顶面的高度，所述第二钝化层覆盖在所述第一钝化层上，且所述第二钝化层的高度低于所述第一钝化层的环状部的高度。通过在所述硅基板的背面设置有所述第一及第二钝化层，蚀刻之后，所述第一钝化层仍包覆在所述硅基板的背面，可减少所述第一钝化层被蚀刻过深而延伸至所述硅基板的背面的机会，进而能降低半导体组件成品的电路短路风险，以提高制造良率。

【技术实现步骤摘要】
【专利摘要】本专利技术公开一种，所述半导体组件包含一硅基板、一第一钝化层及一第二钝化层，所述硅基板包含数个硅穿孔及数个导电柱，所述第一钝化层包含一平坦部及一环状部，所述环状部的高度低于所述导电柱的顶面的高度，所述第二钝化层覆盖在所述第一钝化层上，且所述第二钝化层的高度低于所述第一钝化层的环状部的高度。通过在所述硅基板的背面设置有所述第一及第二钝化层，蚀刻之后，所述第一钝化层仍包覆在所述硅基板的背面，可减少所述第一钝化层被蚀刻过深而延伸至所述硅基板的背面的机会，进而能降低半导体组件成品的电路短路风险，以提高制造良率。【专利说明】
本专利技术是有关于一种，特别是有关于一种设置有蚀刻速度不同的两钝化层的。
技术介绍
现今，电子产品设计产业是朝轻、薄、短小的趋势迈进，而半导体封装技术也发展出如堆叠式半导体元件封装等封装技术，其中所述堆叠式半导体封装是利用垂直堆叠的方式将多个半导体元件封装于同一封装结构中，如此可提升封装密度以使封装体小型化，且可利用立体堆叠缩短半导体元件之间的信号传送的路径，以提高半导体的信号传送速度。目前现有的堆叠式半导体元件封装的制造方法，是将晶片堆叠于具有直通硅穿孔(ThroughSilicon Via, TSV)的晶圆上，以进行晶圆级的封装，并且在完成封装后对晶圆进行切割，而形成多个独立的封装单元。 在制造过程中，首先,利用激光钻孔(Laser Drilling)在所述晶圆上形成穿孔，接着在填充导电材料，如铜(Cu)等，以形成直通硅穿孔(TSV)，并且在晶圆表面形成钝化层(Passivat1n),最后,再利用等离子体蚀刻(plasma etching)技术,使直通娃穿孔(TSV)外露于钝化层，作为后续线路的连接。 然而，由于等离子体蚀刻所述钝化层会在直通硅穿孔(TSV)外围形成环槽，且在过度蚀刻时，所述环槽容易延伸至晶圆表面，造成等离子体的能量沿着所述环槽而接触到晶圆表面产生局部放电效应，因而导致所述晶圆的电路(如另一侧有源表面的电路)短路，造成制造良率降低。 故，有必要提供一种，以解决现有技术所存在的问题。
技术实现思路
有鉴于此，本专利技术提供一种，以解决钝化层在硅穿孔外围蚀刻过深，进而避免半导体组件成品的电路短路。 本专利技术的主要目的在于提供一种半导体组件，其可以降低半导体组件成品的电路短路风险，以提闻制造良率。 本专利技术的次要目的在于提供一种半导体组件的制造方法，其可以克服钝化层在硅穿孔外围蚀刻过深的问题。 为达成本专利技术的前述目的，本专利技术一实施例提供一种半导体组件，其中所述半导体组件包含一硅基板、一第一钝化层及一第二钝化层，所述硅基板包含一有源表面、一背面、数个硅穿孔及数个导电柱，所述背面相反于所述有源表面，所述硅穿孔自所述有源表面贯穿至所述背面，所述导电柱分别位于所述硅穿孔中，其中每一导电柱具有外露于所述背面的一外周面及一顶面，所述第一钝化层包含一平坦部及一环状部，所述平坦部覆盖在所述背面，所述环状部包覆所述导电柱的外周面，其中所述环状部的高度低于所述导电柱的顶面的高度，所述第二钝化层覆盖在所述第一钝化层上，且所述第二钝化层的高度低于所述第一钝化层的环状部的高度。 再者，本专利技术另一实施例提供一种半导体组件的制造方法，其中所述半导体组件的方法包含步骤:将一娃基板置于一载板上，所述娃基板包含:一有源表面；及一背面，相反于所述有源表面，所述有源表面贴附在所述载板上；在所述硅基板上形成数个硅穿孔，所述硅穿孔自所述有源表面贯穿至所述背面；在各所述硅穿孔中制作一导电柱，其中每一导电柱具有外露于所述背面的一外周面及一顶面；将一第一钝化层覆盖在所述背面及所述导电柱的外周面与顶面上，再将一第二钝化层覆盖在所述第一钝化层上，其中所述第二钝化层具有一平整的外表面；及对所述第一及第二钝化层进行蚀刻，使所述第一钝化层形成:一平坦部，覆盖在所述背面；一环状部，包覆所述导电柱的外周面，其中所述环状部的高度低于所述导电柱的顶面的高度，及所述第二钝化层的高度低于所述第一钝化层的环状部的高度。 如上所述，由于所述硅基板的背面设置有所述第一及第二钝化层，所述第一及第二钝化层在蚀刻之后，所述第一钝化层仍包覆在所述硅基板的背面，可减少所述第一钝化层被蚀刻过深而延伸至所述硅基板的背面的机会，进而能避免等离子体的能量沿着环槽而接触到晶圆表面产生局部放电效应的现有技术问题，因此可降低半导体组件成品的电路短路风险，以提闻制造良率。 【专利附图】【附图说明】 图1是本专利技术一实施例半导体组件的示意图。 图2是本专利技术另一实施例半导体组件的示意图。 图3A至3C是本专利技术一实施例半导体组件的制造方法的示意图。 图4是本专利技术另一实施例半导体组件的制造方法的示意图。 【具体实施方式】 以下各实施例的说明是参考附加的图式，用以例示本专利技术可用以实施的特定实施例。再者，本专利技术所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。 请参照图1所不，本专利技术一实施例的半导体组件100主要包含一娃基板2、一第一钝化层3及一第二钝化层4。本专利技术将于下文逐一详细说明上述各元件的细部构造、组装关系及其运作原理。 所述硅基板2包含一有源表面21、一背面22、数个硅穿孔23及数个导电柱24，所述背面22相反于所述有源表面21，所述硅穿孔23自所述有源表面21贯穿至所述背面22，所述导电柱24分别位于所述硅穿孔23中，其中每一导电柱24具有外露于所述背面22的一外周面241及一顶面242。在设置所述第一及第二钝化层3、4之后，所述半导体组件100可再所述导电柱24的顶面242沉积一助焊层或焊料层，以结合另一上芯片或上封装体的金属球或接垫(未绘示)。 所述第一钝化层3包含一平坦部31及一环状部32，所述平坦部31覆盖在所述背面22，所述环状部32包覆所述导电柱24的外周面241且连接所述平坦部31，其中所述环状部32的高度高于所述平坦部31的高度，并低于所述导电柱24的顶面242的高度。在本实施中，所述第一钝化层3的材料为聚酰亚胺(使用加热炉烘烤固化工艺)、二氧化硅(使用化学气相蒸镀工艺)、氮化硅(使用化学气相蒸镀工艺)或聚对二甲苯(使用化学气相蒸镀工艺)。 所述第二钝化层4覆盖在所述第一钝化层3的平坦部31上，且所述第二钝化层4的高度低于所述第一钝化层3的环状部32的高度，其中所述第一及第二钝化层3、4是利用等离子体干式蚀刻，使所述第二钝化层4与所述第一钝化层3的环状部32之间形成有一环槽40，所述第一钝化层3的材料相对所述第二钝化层4的材料具有较低的蚀刻速度，在本实施中，所述第二钝化层4的材料为苯并环丁烯、聚酰亚胺(以上皆使用旋涂工艺)。另外，所述半导体组件100还包含数个保护层5，如二氧化硅(Si02)，所述保护层5分别包覆在所述导电柱24的外周面241及所述第一钝化层3的环状部32之间，且所述保护层5的高度等于所述环状部32的高度，用以绝缘所述导电柱24及硅基板2。 依据上述之结构，由于所述硅基板2的背面22设置有所述第一及本文档来自技高网...

【技术保护点】
一种半导体组件，其特征在于：所述半导体组件包含：一硅基板，包含：一有源表面；一背面，相反于所述有源表面；数个硅穿孔，自所述有源表面贯穿至所述背面；及数个导电柱，分别位于所述硅穿孔中，其中每一导电柱具有外露于所述背面的一外周面及一顶面；一第一钝化层，包含：一平坦部，覆盖在所述背面；及一环状部，包覆所述导电柱的外周面，其中所述环状部的高度低于所述导电柱的顶面的高度；及一第二钝化层，覆盖在所述第一钝化层上，且所述第二钝化层的高度低于所述第一钝化层的环状部的高度。

【技术特征摘要】

【专利技术属性】
技术研发人员：蒋源峰，黄敏龙，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71