高速缓冲存储器控制器和高速缓冲存储器控制方法技术

高速缓冲存储器控制器(100)与主存储器(10)和访问主机(1)连接，其中，主存储器(10)具有存储第1程序的命令区域和存储由第1程序中包含的特定命令利用的数据区域，访问主机(1)执行第1程序中包含的命令，高速缓冲存储器控制器(100)具有：高速缓冲存储器(110)，其存储主存储器(10)的一部分数据；以及数据处理部(140)，其按照包含特定命令的起始地址的传输预约信息，在访问主机(1)执行特定命令之前，根据从访问主机(1)正在执行的命令的地址起到特定命令的起始地址为止的剩余命令步数，计算访问间隔，按照该访问间隔，将由特定命令利用的数据从主存储器(10)传输到高速缓冲存储器(110)。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】高速缓冲存储器控制器(100)与主存储器(10)和访问主机(1)连接，其中，主存储器(10)具有存储第1程序的命令区域和存储由第1程序中包含的特定命令利用的数据区域，访问主机(1)执行第1程序中包含的命令，高速缓冲存储器控制器(100)具有：高速缓冲存储器(110)，其存储主存储器(10)的一部分数据；以及数据处理部(140)，其按照包含特定命令的起始地址的传输预约信息，在访问主机(1)执行特定命令之前，根据从访问主机(1)正在执行的命令的地址起到特定命令的起始地址为止的剩余命令步数，计算访问间隔，按照该访问间隔，将由特定命令利用的数据从主存储器(10)传输到高速缓冲存储器(110)。【专利说明】
本专利技术涉及。
技术介绍
近年来，由设备处理的计算机程序和视频等的数据量不断增加，设备中搭载的硬 盘和主存储器也大容量化。主存储器分成命令区域和数据区域。在命令区域存储有程序 等命令，在数据区域存储有这些命令在处理中使用的视频等数据。主存储器的工作频率 比CPU等访问主机的工作频率低，因此，通常使用能够高速访问的高速缓冲存储器（cache memory)。访问主机通过访问高速缓冲存储器，能够进行更高速的数据读写。 但是，高速缓冲存储器的每单位面积的容量小且昂贵，因此，在多数情况下，难以 将主存储器整体置换成高速缓冲存储器。因此，采用将主存储器的一部分数据传输到高速 缓冲存储器的方法。从主存储器向高速缓冲存储器的传输是以作为高速缓冲存储器的管理 单位的高速缓冲行单位进行的。在高速缓冲存储器存储有所需的数据且能够可靠地访问的 情况下，访问主机能够高速地进行数据读写。将该情况称作高速缓冲命中（cachehit)。 与此相对，将在访问主机进行访问时高速缓冲存储器没有存储被请求访问的地址 的数据的情况称作高速缓冲未命中（cachemiss)。在该情况下，需要将被请求访问的数据 从主存储器传输到高速缓冲存储器。由此，导致由于产生程序的等待时间而引起的低速化 和功耗的增加。因此，期望的是，预先从主存储器预读访问主机需要的数据并将其传输到高 速缓冲存储器，由此，提高能够可靠地访问数据的概率（高速缓冲命中率）。 作为数据的预读方法，在专利文献1记载有如下的信息处理装置：将来自访问主 机的命令存储到缓冲器，基于过去的中断命令历史预读数据并将其存储到高速缓冲存储 器。由此，在再次执行访问主机过去曾执行过的中断命令的情况下成为高速缓冲命中，能够 高速地向中断例程分支以及高速地从中断例程或子例程返回。 现有技术文献 专利文献 专利文献1 :日本特许第4739380号公报
技术实现思路
专利技术要解决的问题 但是，在专利文献1所述的信息处理装置中，能够预读的数据只是具有过去曾执 行过的历史的中断命令。因此，不能预读访问主机尚未执行的中断命令和成为与过去执行 时不同的分支目的地的数据。因此，存在产生高速缓冲未命中的问题。 因此，本专利技术的目的在于，即使对于访问主机未访问过的命令和数据，也能够可靠 地实现高速缓冲命中。 用于解决问题的手段 本专利技术的一个方式的高速缓冲存储器控制器与主存储器和访问主机连接，其中， 所述主存储器具有存储第1程序的命令区域和存储由该第1程序中包含的特定命令利用的 数据的数据区域，所述访问主机执行所述第1程序中包含的命令，其特征在于，所述高速缓 冲存储器控制器具有：高速缓冲存储器，其存储所述主存储器的一部分数据；以及数据处 理部，其按照包含所述特定命令的起始地址的传输预约信息，在所述访问主机执行所述特 定命令之前，根据从所述访问主机正在执行的命令的地址起到所述特定命令的起始地址为 止的剩余命令步数，计算访问间隔，按照所述访问间隔，将由所述特定命令利用的数据从所 述主存储器传输到所述高速缓冲存储器。 本专利技术的一个方式的高速缓冲存储器控制方法使用高速缓冲存储器，从主存储器 向访问主机提供由特定命令利用的数据，其中，所述主存储器具有存储第1程序的命令区 域和存储由该第1程序中包含的所述特定命令利用的数据的数据区域，所述访问主机执行 所述第1程序中包含的命令，其特征在于，所述高速缓冲存储器控制方法具有：传输步骤， 按照包含所述特定命令的起始地址的传输预约信息，在所述访问主机执行所述特定命令之 前，根据从所述访问主机正在执行的命令的地址起到所述特定命令的起始地址为止的剩余 命令步数，计算访问间隔，按照所述访问间隔，将由所述特定命令利用的数据从所述主存储 器传输到所述高速缓冲存储器；以及提供步骤，在所述访问主机执行所述特定命令时，从所 述高速缓冲存储器向所述访问主机提供由所述特定命令利用的数据。 专利技术效果 根据本专利技术的一个方式，即使对于访问主机未访问过的命令和数据，也能够可靠 地实现高速缓冲命中。 【专利附图】【附图说明】 图1是概略地示出实施方式1的高速缓冲存储器控制器的结构的框图。 图2是示出用于使实施方式1的高速缓冲存储器控制器工作的传输预约函数的概 略图。 图3是示出实施方式1的第2程序应用传输预约函数的例子的概略图。 图4是示出实施方式1的将第2程序编译成第1程序的处理的流程图。 图5是示出实施方式1的编译器的输入与输出之间的关系的概略图。 图6是示出实施方式1的编译器编译第2程序而生成的第1程序的一例的概略图。 图7是示出实施方式1的第1程序向主存储器的配置例的概略图。 图8是示出实施方式1的数据处理部的处理切换部进行的处理的流程图。 图9是示出实施方式1的处理切换部中的处理的时序图的一例的概略图。 图10是示出实施方式1的数据处理部的请求处理部进行的处理的流程图。 图11是示出实施方式1的数据处理部的预约处理部进行的处理的流程图。 图12的（a)?（c)是示出实施方式1的预约处理部进行的数据传输的推移的概 略图。 图13是示出实施方式1的预约处理部进行的处理的时序图的一例的概略图。 图14是示出实施方式1的数据处理部的释放处理部进行的处理的流程图。 图15是示出实施方式1的第2程序的变形例的概略图。 图16是概略地示出实施方式2的高速缓冲存储器控制器的结构的框图。 图17是实施方式2的预约处理部存储的表。 图18是示出实施方式2的访问管理信息的一例的概略图。 图19是示出实施方式2的数据处理部的优先级决定部进行的处理的流程图。 图20是示出实施方式2的数据处理部的优先级决定部决定优先级的、第1程序中 包含的2个传输预约信息的第1例子的图。 图21是示出实施方式2的数据处理部的优先级决定部决定优先级的、第1程序中 包含的2个传输预约信息的第2例子的图。 图22是示出实施方式2的数据处理部的优先级决定部决定优先级的、第1程序中 包含的2个传输预约信息的第3例子的图。 图23是示出实施方式2的数据处理部的优先级决定部决定优先级的、第1程序中 包含的2个传输预约信息的第4例子的图。 图24是示出实施方式2的数据处理部的优先级决定部决定优先级的、第1程序中 包含的2个传输预约信息的第5例子的图。 图25是示出实施方式本文档来自技高网...

【技术保护点】
一种高速缓冲存储器控制器，其与主存储器和访问主机连接，其中，所述主存储器具有存储第1程序的命令区域和存储由该第1程序中包含的特定命令利用的数据的数据区域，所述访问主机执行所述第1程序中包含的命令，其特征在于，所述高速缓冲存储器控制器具有：高速缓冲存储器，其存储所述主存储器的一部分数据；以及数据处理部，其按照包含所述特定命令的起始地址的传输预约信息，在所述访问主机执行所述特定命令之前，根据从所述访问主机正在执行的命令的地址起到所述特定命令的起始地址为止的剩余命令步数，计算访问间隔，按照所述访问间隔，将由所述特定命令利用的数据从所述主存储器传输到所述高速缓冲存储器。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：田中沙织，贵岛淳子，内藤正博，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP