实施例是指透过同步时脉信号在高频率用于记忆体数据传输时减少耗电量。延迟锁相回路(DLL)电路是用于产生该同步时脉信号。DLL电路只要正在输出该同步时脉信号即消耗电量。描述节能装置及方法，其中，当记忆体数据存取活跃时启动该DLL电路，而当记忆体存取闲置时该DLL电路被关闭。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】实施例是指透过同步时脉信号在高频率用于记忆体数据传输时减少耗电量。延迟锁相回路(DLL)电路是用于产生该同步时脉信号。DLL电路只要正在输出该同步时脉信号即消耗电量。描述节能装置及方法，其中，当记忆体数据存取活跃时启动该DLL电路，而当记忆体存取闲置时该DLL电路被关闭。【专利说明】
本专利技术涉及记忆体系统，特别是指使用于记忆体系统内的延迟回路(delaylocked loop ；DLL)电路。
技术介绍
近年来已经大大提升数据传输的需求，且在可预期的未来这样的需求将会持续地增加。为了满足这些日益增长的数据传输需求量，处理器和记忆体装置已经提高其性能，且在可预期的未来也会继续地提升其性能。在提升记忆体装置性能的挑战之一是能够增加在记忆体元件之间(例如，记忆体控制器与记忆体装置之间)的传输速度，同时维持数据传输的完整性。 在记忆体元件之间的高速数据传输需要能够同步(synchronizat1n)以维持传输的完整性，此同步可由时脉信号所提供，该时脉信号能够提供用于数据传输的定时参考信号(timing reference signal)。 除了提高数据速度的需求外，系统设计人员还寻求实现此功能的提升同时占据较少的体积以及使用较少的电能。
技术实现思路
DLL电路可提供定时参考信号，以同步化和促进数据传输进入和离开记忆体。在实施例中，希望DLL电路使用减少的耗电量，同时维持该定时参考信号的可靠性，以确保至和来自记忆体装置的数据传输的完整性，以回应以上增加的功能需求。因此，所需要的是设备和方法，通过该设备和方法，可完成高效能DLL电路，同时减少耗电量。 在本专利技术的实施例中，描述用于记忆体控制器和相关记忆体装置的节能装置和方法，该记忆体装置使用DLL电路，以用于数据传输同步性。为了减少耗电量，该DLL电路于支援该记忆体数据传输所需的时间期间被开启，但在其它时间则被关闭。通过趁机利用记忆体控制器活动的典型工作周期，可显著地减少耗电量，而不致于减损支援高速数据传输所需的同步性。 本专利技术的其它实施例、特征和好处、以及本专利技术的各种实施例的结构和操作，均可参考附随的图式，而在下文中详细地描述。 【专利附图】【附图说明】 图1是显示根据本专利技术的实施例的记忆体系统。 图2是显示现有记忆体系统的数据读取定时分析图。 图3是显示根据本专利技术的实施例的记忆体系统的数据读取定时分析图。 图4是提供根据本专利技术的实施例的DLL电路用于降低耗电量的方法的流程图。 【具体实施方式】 图1是显示本专利技术的示意实施例，图1揭示计算装置100、典型的CPU 110、记忆体控制器120以及记忆体装置140。CPU 110发送一或多个命令透过内部系统总线130至记忆体控制器120。对于每个接收到的命令，记忆体控制器120解码该命令，并发送相应的记忆体命令透过记忆体命令总线160而至记忆体装置140。记忆体装置140解码该记忆体命令。若其为读取命令，则记忆体装置140透过记忆体数据总线150发送数据回记忆体控制器120。记忆体控制器120缓冲该数据并将其透过内部系统总线130发送回CPU 110。同样地，若接收到的记忆体命令为写入命令，则数据通过记忆体控制器120透过记忆体数据总线150而发送至记忆体装置140。计算装置100可为任何系统、产品、紧凑型装置、设备、或包含数据处理及记忆体存取的部件，涉及CPU 110及记忆体装置140，包括(但未限定)电脑、行动电话、消费用品、汽车等。 为了从记忆体高速存取数据，记忆体控制器120包括延迟锁相回路(delay lockedloop ;DLL) 180，用于同步产生一或多个锁相时脉信号(phase-locked clock signals)。DLL 180接收输入信号、重置输入信号(reset input signal) 182以及参考时脉输入信号(reference clock input signal) 184。当重置输入信号182被采用时(例如，该重置信号升高)，DLL 180被停用且处于休眠模式。当重置输入信号182被移除时(例如，该重置信号降低)，DLL 180变得活跃且开始锁相处理。该锁相处理锁住一或多个输出时脉信号至该参考时脉输入信号184。因此，举例来说，当DLL 180处于其锁相状态时，时脉输出信号(ClkO) 186是锁相至该参考时脉输入信号184。若DLL 180支援二个或多个时脉输出信号，则所有的时脉输出信号186、188都被锁相至该参考时脉输入信号184。 在该重置信号移除后，DLL 180需要有限时间以随着该重置输入信号182的移除而达到其锁相状态。此有限时间被称为DLL锁相时间。在DLL到达其锁相状态后，所有从DLL 180的时脉输出186、188变得有效。该输出时脉信号186、188的有效性可被锁相信号输出190所表不。 在图2中，是显示用于现有读取操作的高阶时序图(high level timingdiagram) 200，该CPU 110通过在内部系统总线130发送的读取命令220起始读取操作，记忆体控制器120需要有限时间以解码该指令。此有限时间由图2的控制器延迟(controllerlatency) 230所显示。在解码后，记忆体控制器120在记忆体命令总线160发送读取命令240至记忆体装置140。参考时脉输入信号210提供至DLL 180，以支援该记忆体数据存取处理。在记忆体装置140的初始存取延迟时间(initial access latency time) 260后，记忆体装置140开始回送该数据。如图2所示，记忆体数据总线150只在很短时间活跃地传输数据270。然而，输出时脉信号250于所有时间维持连续地活跃。因此，DLL 180也于所有时间维持活跃。此造成大量的DLL耗电量，即便在相当一部分时间中从DLL 180的该输出时脉信号未使用。 图3是显示本专利技术的实施例，其中耗电量可被减少。图3中，DLL180接收作为输入的DLL重置信号360及时脉参考输入信号310。如图3所示，DLL 180最初即处于重置或非活动模式(reset or inactive mode) 390，所以时脉输出信号Clk90350未被驱动。当读取命令320出现于内部系统总线130时，记忆体控制器120移除该重置信号(例如，该重置信号降低)，以令该DLL180的该锁相处理392开始。照样地，记忆体控制器120解码读取信号320，并且于控制延迟期间(control latency per1d) 330后，透过记忆体命令总线160发送读取命令340至记忆体装置140。记忆体装置140解码该读取命令。在初始数据存取延迟(initial data access latency) 370后，记忆体装置140透过记忆体数据总线150发送数据380回记忆体控制器120。此数据传输处理期间，DLL处于其锁相状态394，且其时脉输出信号350被适当地锁相，以测得参考输入信号310。随着数据传输处理的完成，DLL凭借着重置信号360的输入(例如，该重置信号升高)而恢复回其非活动状态396。照样地，记忆体控制器120缓冲该数据，且本文档来自技高网...
【技术保护点】
一种记忆体设备，其包括：延迟锁相回路(delay locked loop；DLL)，具有DLL锁相时间；记忆体装置，具有初始数据存取延迟时间；以及记忆体控制器，具有控制器延迟时间，该记忆体控制器被配置以接收记忆体存取命令，且基于该记忆体存取命令、该控制器延迟时间、该初始数据存取延迟时间及该DLL锁相时间的接收，而提供DLL开启命令至该DLL。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：Q·哈桑，C·兹特劳，S·罗斯内，S·迪布瓦，
申请(专利权)人：斯班逊有限公司，
类型：发明
国别省市：美国;US
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