一种基于节点控制器FPGA原型验证中的降频方法技术

本发明专利技术公开了一种基于节点控制器FPGA原型验证中的降频方法，涉及FPGA原型验证领域，该降频方法利用FIFO将输入的数据缓存起来，同时通过流控来控制对端系统发送的数据报文数量，其具体过程包括：在初始化过程中进行过滤的步骤，进行异步FIFO的步骤，基于重传buffer进行流控的步骤；能够有效降低传输速率，解决了FPGA在原型验证中固有频率不高的问题，实现FPGA可以以较低的速率与处理器系统等高速设备进行通信。

【技术实现步骤摘要】
一种基于节点控制器FPGA原型验证中的降频方法
本专利技术涉及FPGA原型验证领域，尤其是涉及到处理器系统互连节点控制器通讯方面的领域，具体地说是一种基于节点控制器FPGA原型验证中的降频方法。
技术介绍
Cache一致的分布式共享内存多处理器系统是当前一种重要的系统结构。目前处理器直接挂接内存，本身支持Cache一致性协议，因此在构建多处理器系统时，通常将这些处理器直连，由它们本身的协议维护处理器之间的一致性，并形成一个单一Cache一致性域。但是，由于协议规格、链路端口等限制，这样组成的单一域多处理器系统规模通常有限。为实现大规模的CC-NUMA多处理器系统，需借助节点控制器NC（NodeController）扩大一致性域空间。在FPGA原型验证节点控制器NC中，处理器系统传输速率要求比较高，而作为原型的FPGA往往不能够实现这个要求。在这种情况下，为了实现通信和验证要求，可以使用数据链路层的流控技术来实现降频操作。
技术实现思路
本方明针对现有技术存在的不足之处，提供一种基于节点控制器FPGA原型验证中的降频方法。本专利技术所述基于节点控制器FPGA原型验证中的降频方法，其解决所述技术问题采用的技术方案是：该基于FPGA原型验证的数据链路降频方法，在多节点控制器系统中,利用FIFO将输入的数据缓存起来，同时通过流控来控制对端系统发送的数据报文数量，能够有效降低传输速率，从而实现FPGA可以以较低的速率与处理器系统等高速设备进行通信。该降频方法的具体过程包括：步骤一、在初始化过程中进行过滤的步骤，步骤二、进行异步FIFO的步骤，步骤三、基于重传buffer进行流控的步骤。其中，所述在初始化过程中进行过滤，是指初始化过程中的握手信号，会相互发送一连串相同的报文，报文串进入FPGA之前变为并行的数据，将相同重复的报文进行滤掉。所述进行异步FIFO，是指在并行进来的报文进入FIFO的存储器之前，对其进行一次压缩，使得并行进来的报文连续密集存放。所述基于重传buffer进行流控，具体内容包括，发送端在非初始化过程中每传送一个有效报文时，同时存入重传buffer中,以备CRC出错时进行重传；接收端每收到八个有效报文，ack将回传一次到发送端，发送端每收到一个ack，重传buffer的尾地址增加8，从而使重传buffer的总数量减少8。本专利技术所述基于节点控制器FPGA原型验证中的降频方法和现有技术相比具有的有益效果是：该降频方法采用FPGA硬件技术，完成通信中物理层和数据链路层的数据传输；在多节点控制器系统中利用该降频方法,很好的满足了数据链路层的各种操作,并能很好的用FPGA进行实现和验证，解决了FPGA在原型验证中固有频率不高的问题，实现了FPGA以较低的速率与处理器系统等高速设备进行通信。附图说明附图1为数据报文输入整理图；附图2为数据的分配机制示意图；附图3为每个小RAM的选择图；附图4为重传buffer的原理图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参考附图，对本专利技术所述基于节点控制器FPGA原型验证中的降频方法进一步详细说明。本专利技术所述基于节点控制器FPGA原型验证中的降频方法，该降频方法是基于FPGA原型验证的数据链路降频方法，在多节点控制器系统中,采用FPGA硬件技术，利用FIFO将输入的数据缓存起来，同时又通过流控来控制对端系统发送的数据报文数量，能够有效降低传输速率，从而实现FPGA可以以较低的速率与处理器系统等高速设备进行通信。其中，所述FIFO是FirstInputFirstOutput的缩写，先入先出队列，是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。实施例1：本实施例所述基于节点控制器FPGA原型验证中的降频方法，具体实现包括：步骤一、在初始化过程中进行过滤的步骤，步骤二、进行异步FIFO的步骤，步骤三、基于重传buffer进行流控的步骤。本实施例中，所述在初始化过程中进行过滤，是指初始化过程中的握手信号，会相互发送一连串相同的报文，报文串进入FPGA之前变为并行的数据，将相同重复的报文进行滤掉。所述进行异步FIFO，是指在并行进来的报文进入FIFO的存储器之前，对其进行一次压缩，使得并行进来的报文连续密集存放。所述FIFO的主要作用是用于缓存，由于并行过来的报文中含有大量随机的空报文，为了节省FIFO的存储空间，必须进行连续密集存放，因此，在进入FIFO的存储器之前，必须进行一次压缩。所述基于重传buffer进行流控，具体内容包括，发送端在非初始化过程中每传送一个有效报文时，同时存入重传buffer中,以备CRC出错时进行重传；接收端每收到八个有效报文，ack将回传一次到发送端，发送端每收到一个ack，重传buffer的尾地址增加8，从而使重传buffer的总数量减少8。实施例2：本实施例所述基于节点控制器FPGA原型验证中的降频方法，在实施例1的基础上，步骤一所述在初始化过程中进行过滤，包括将一连串相同的报文替换为一个有效报文后缀一串空报文，即将重复性报文只保留一个，其后全部替换为空报文。在初始化过程中进行过滤，可以用一个4bit的矢量来进行标示，第一个标示为1，其他通过异或的办法全部标示为0，0在异步FIFO中将被认为为空flit标志。实施3：本实施例所述基于节点控制器FPGA原型验证中的降频方法，在实施例1的基础上，步骤二中，在并行进来的报文进入FIFO的存储器之前，对其进行一次压缩，进行压缩时采用数字电路中的分配器和选择器技术结合的办法进行实现。理论上所述FIFO不会满，进行异步FIFO设计时只考虑其为空时的情况，非空标志作为该FIFO的读标志。所述异步FIFO设计，是基于FPGA内部动态存储器，对有效报文和空报文进行分类存储，并行输入四个报文宽度，称为四个flits，当异步FIFO中剩余报文小于四个flits时，读地址的增量必须为1，其他则递增为4。所述异步FIFO设计，也可以并行输入4个数据包单元，每个数据包单元称为一个flit；此异步FIFO要求读取频率可以小于写频率。附图1为数据报文输入整理图，如附图1所示，RAM的总大小为256个flit，分为四个深度为64的小RAM，附图1中p2、p3分别表示两类有效报文格式，他们将分别按序存放在两块小RAM中。在附图1中，p2报文占用地址为6，p3占用的地址为7。为实现数据报文滤除的功能，需要对表示后的数据先按地址进行一次分配，然后按写使能信号进行选择。在附图1中，4个小RAM分别记作R1，R2，R3，R4。每个RAM的低2位地址作为小RAM的使能选择，以用于完成对4个小RAM进行读写。以附图1为例，p2报文应该写入6地址，通过低2位地址(此处6的低2位为2’b10)确定出应该写往R3小RAM，用高地址（此处为6’b000001）作为该小RAM的写地址。同样，对于p3报文，写入的小RAM位置为R4.写入地址为6’b000001.附图2为数据的分配机制示意图，具体表示数据的数字物理分配机制，如附图2所示，每个flit(图2中为p2)必须物理连接到四个小RAM，根据地址译码，只有一个写使能有效，p2报文到R2连接为有效实际连接。附图3为每个小RAM的选择图，本文档来自技高网...

【技术保护点】
一种基于节点控制器FPGA原型验证中的降频方法，基于FPGA原型验证的数据链路降频方法，是其特征在于，在多节点控制器系统中,利用FIFO将输入的数据缓存起来，同时通过流控来控制对端系统发送的数据报文数量，实现FPGA可以以较低的速率与处理器系统高速设备进行通信；该降频方法的具体过程包括：步骤一、在初始化过程中进行过滤的步骤，步骤二、进行异步FIFO的步骤，步骤三、基于重传buffer进行流控的步骤。

【技术特征摘要】
1.一种基于节点控制器FPGA原型验证中的降频方法，基于FPGA原型验证的数据链路降频方法，其特征在于，在多节点控制器系统中,利用FIFO将输入的数据缓存起来，同时通过流控来控制对端系统发送的数据报文数量，实现FPGA以较低的速率与处理器系统高速设备进行通信；该降频方法的具体过程包括：在初始化过程中进行过滤的步骤，进行异步FIFO的步骤，以及基于重传buffer进行流控的步骤；所述基于重传buffer进行流控，包括发送端在非初始化过程中每传送一个有效报文时，同时存入重传buffer中；接收端每收到八个有效报文，ack将回传一次到发送端，发送端每收到一个ack，重传buffer的尾地址增加8。2.根据权利要求1所述一种基于节点控制器FPGA原型验证中的降频方法，其特征在于，所述在初始化过程中进行过滤，是指初始化过程中的握手信号，会相互发送一连串相同的报文，报文串进入FPGA之前变为并行的数据，将相同重复的报文进行滤掉。3.根据权利要求1所述一种基于节点控制器FPGA原型验证中的降频方法，其特征在于，所述进行异步FIFO，是指在并行进来的报文进入FIFO的存储器之前，对其...

【专利技术属性】
技术研发人员：王朝辉，李仁刚，童元满，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37