共源共栅晶体管和控制共源共栅晶体管的方法技术

提供了一种共源共栅晶体管和控制共源共栅晶体管的方法。该共源共栅晶体管包括：第一开关；第二开关，其耐电压高于第一开关的耐电压，并且第二开关级联耦合至第一开关的漏极；以及电路，在该电路中第三开关和电容器彼此串联耦合，该电路被设置在连接节点与第一开关的源极之间，该连接节点是第一开关和第二开关彼此耦合的节点。

【技术实现步骤摘要】

本文中所讨论的实施方式涉及其中常通型晶体管和常断型晶体管彼此共源共栅地连接的共源共栅晶体管，并且涉及控制共源共栅晶体管的方法。
技术介绍
近年来，如下电子器件(化合物半导体器件)的发展较活跃：在该电子器件中，GaN层和AlGaN层依次形成在由例如蓝宝石、SiC、氮化镓(GaN)或Si构成的衬底上，并且GaN层被用作电子渡越层。GaN的带隙为3.4eV，其与Si的1.1eV的带隙和GaAs的1.4eV的带隙相比是较大的。因此，在这种化合物半导体器件中预期以较高的耐电压进行操作。这样的化合物半导体器件的一个示例为基于GaN的高电子迁移率晶体管(HEMT)。此后，基于GaN的高电子迁移率晶体管将被称为GaN-HEMT。HEMT是其中采用在半导体异质结中引起的高迁移率二维电子气(2DEG)作为沟道的场效应晶体管。当GaN-HEMT被用作电源逆变器开关时，可以实现导通电阻的减小以及耐电压的提高。另外，与Si基晶体管相比，可以实现待机期间降低的功耗并且实现提高的工作频率。因此，可以降低逆变器的开关损耗和功耗。另外，对于同等性能的晶体管，可以使GaN-HEMT小于Si基晶体管。然而，相关技术中的硅MOS-FET是在未向其栅极施加电压的状态下处于关断的常断型(增强模式)晶体管，而GaN-HEMT通常是在未向其栅极施加电压的状态下处于导通的常通型(抑制模式)晶体管。因此，存在如下共源共栅晶体管：其中，增强模式FET与抑制模式GaN-HEMT组合使用以在增强模式下工作，以便切换该抑制模式GaN-HEMT。以下是参考文献：[文献1]日本公开特许公报No.2011-166673，以及[文献2]美国专利No.2012/0262220A1。
技术实现思路
根据本专利技术的一个方面，共源共栅晶体管包括：第一开关；第二开关，其耐电压高于第一开关的耐电压，并且级联耦合至第一开关的漏极；以及电路，在该电路中第三开关和电容器彼此串联耦合，并且该电路设置在连接节点与第一开关的源极之间，该连接节点是第一开关和第二开彼此耦合的节点。附图说明图1A和图1B是共源共栅晶体管的电路图；图2是采用共源共栅晶体管的升压电路的电路图；图3是用于说明升压电路的工作的图；图4A和图4B是用于说明寄生电感的图；图5是第一实施方式的共源共栅晶体管的电路图；图6A和图6B是说明第一实施方式的共源共栅晶体管的效果的图；图7A和图7B是说明第一实施方式的共源共栅晶体管的效果的图；图8A和图8B是说明第一实施方式的共源共栅晶体管的效果的图；图9是第二实施方式的共源共栅晶体管的电路图；图10是第三实施方式的共源共栅晶体管的电路图；图11是用于第三实施方式的共源共栅晶体管的控制电路的图；图12是第一实施方式的共源共栅晶体管的半导体芯片的截面图；以及图13是包含第一实施方式的共源共栅晶体管的电子部件的结构图。具体实施方式首先，图1A中示出共源共栅晶体管的示例。共源共栅晶体管是其中常断型第一开关元件Tr1和常通型第二开关元件Tr2彼此串联连接的电路，第二开关元件Tr2的源极S2连接到第一开关元件Tr1的漏极D1。第二开关元件Tr2的栅极G2和第一开关元件Tr1的源极S1接地。常断型第一开关元件Tr1例如为常用的硅基n型MOS-FET。常通型第二开关元件Tr2例如为GaN-HEMT。接下来，将描述共源共栅晶体管的操作。首先，当第一开关元件Tr1关断时，第一开关元件Tr1的电阻增加，并且由于第一开关元件Tr1的电阻被仍然导通的第二开关元件Tr2的电阻平衡，所以第一开关元件Tr1的漏极电压增加。然后，第二开关元件Tr2的栅极电压为0V并且因此第二开关元件Tr2的源极电压变得高于该栅极电压。在此，如果使第二开关元件Tr2关断和导通的阈值为例如-5V，那么在第二开关元件Tr2的源极电压变为5V的时刻，第二开关元件Tr2被关断。第二开关元件Tr2的漏极D2起共源共栅晶体管的漏极的作用，并且第一开关元件Tr1的源极S1起共源共栅晶体管的源极的作用。类似地，第一开关元件Tr1的栅极G1起共源共栅晶体管的栅极的作用。接下来，将描述共源共栅晶体管的问题。当以数百KHz或更高的频率来开关共源共栅晶体管时，由各个晶体管的漏极-源极电容的大小确定漏极-源极电压分布。第一开关元件Tr1的漏极-源极电压Vds1由第二开关元件Tr2的漏极-源极电容Cds2确定。Vds1＝VDD×Cds2/(Cds1+Cgs2+Cds2)...(等式1)Cds1：第一开关元件Tr1的漏极-源极电容Cgs2：第二开关元件Tr2的栅极-源极电容第二开关元件Tr2例如为GaN-HEMT并且具有大电容，因此第一开关元件Tr1的漏极-源极电压Vds1大于第二开关元件Tr2的漏极-源极电压。第二开关元件Tr2具有大的耐电压，但在开关操作时向第一开关元件Tr1施加较大的电压。第一开关元件Tr1例如为高速Si-MOS并且具有低输入电容和高跨导(gm)，因此在短的栅极长度下具有低耐电压，作为结果，由于第一开关元件Tr1的漏极-源极电压Vds1超过第一开关元件Tr1的源极-漏极耐电压而出现可靠性方面劣化或寿命降低的问题。因此，如果试图也使用具有大耐电压的晶体管作为第一开关元件Tr1，则共源共栅晶体管构造的小输入电容和高速工作的优点会丢失。另外，如图1B所示，存在其中在第一开关元件Tr1的漏极和源极之间并联连接齐纳二极管的构造。在图1B所示的此配置中，齐纳二极管D_zener连接在第一开关元件Tr1的源极和漏极之间，使得第一开关元件Tr1的源极-漏极电压Vds1不超过第一开关元件Tr1的耐电压。然而，由于与实际的齐纳二极管串联地存在较大的内部电阻R_zener，所以第一开关元件Tr1的源极-漏极电压Vds1不固定。因而，共源共栅晶体管的特性由于齐纳二极管的性能而在速率上受限，并且因此可能不会得到共源共栅晶体管的最大性能。本专利技术人进行了与采用共源共栅晶体管的电路的损耗有关的研究。图2示出了采用共源共栅晶体管的升压电路的示例。图3示出了图2的升压电路中的工作波形以及出现开关损耗的地方。当输出功率较小时，升压电路通常在电流断续模式下工作。参照图3，共源共栅晶体管导通，电感器电流IL和晶体管电流Ids流动，并且能量存储在电感器L1中。然后，共源共栅晶体管被关断，能量以电流的形式本文档来自技高网...

【技术保护点】
一种共源共栅晶体管，包括：第一开关；第二开关，其耐电压高于所述第一开关的耐电压，并且所述第二开关级联耦合至所述第一开关的漏极；以及电路，在所述电路中第三开关和电容器彼此串联耦合，所述电路被设置在连接节点与所述第一开关的源极之间，所述连接节点是所述第一开关和所述第二开关彼此耦合的节点。

【技术特征摘要】
2013.09.20 JP 2013-1952861.一种共源共栅晶体管，包括：
第一开关；
第二开关，其耐电压高于所述第一开关的耐电压，并且所述第二开关
级联耦合至所述第一开关的漏极；以及
电路，在所述电路中第三开关和电容器彼此串联耦合，所述电路被设
置在连接节点与所述第一开关的源极之间，所述连接节点是所述第一开关
和所述第二开关彼此耦合的节点。
2.根据权利要求1所述的共源共栅晶体管，其中，所述第三开关具
有外部连接端子，所述外部连接端子使得能够从外部切换所述第三开关。
3.根据权利要求2所述的共源共栅晶体管，其中，在断开所述第一
开关的栅极信号之前，接通所述第三开关的信号被输入到所述外部连接端
子并且所述电容器被电耦合至所述连接节点。
4.根据权利要求2所述的共源共栅晶体管，其中，在接通所述第一
开关的栅极信号之前，断开所述第三开关的信号被输入到所述外部连接端
子并且所述电容器和所述连接节点彼此电耦合隔离。
5.根据权利要求1所述的共源共栅晶体管，其中，所述电容器的电
容改变由于栅极-源极电容和耦合至所述共源共栅晶体管的源极的寄生电
感而震荡的漏极电压的振荡周期，使得在所述共源共栅晶体管的栅极被导
通的时刻所述漏极电压最小。
6.根据权利要求1所述的共源共栅晶体管，其中，所述电容器是电
压可变电容器并且具有控制端子，其中通过所述控制端子来改变所述电容
器的电容。
7.根据权利要求1所述的共源共栅晶体管，其中，电容器和第三开
关彼此串联...

【专利技术属性】
技术研发人员：广濑达哉，常信和清，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：日本;JP