半导体存储器件及其编程方法技术

一种半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2013年9月10日向韩国知识产权局提交的申请号为10-2013-0108572的韩国专利申请的优先权，其全部内容通过引用合并于此。
各种实施例总体而言涉及半导体存储器件及其编程方法。
技术介绍
半导体存储器件是利用由例如硅（Si）、锗（Ge）、砷化镓（GaAs）、或磷化铟（InP）构成的半导体所实现的储存器件。半导体存储器件可以分成易失性存储器件或非易失性存储器件。易失性存储器件在断电时不能保留其储存的数据。易失性存储器件包括：静态随机存取存储器（SRAM）器件、动态RAM（DRAM）器件、同步DRAM（SDRAM）器件等。非易失性存储器件即使在断电时也能保留其储存的数据。非易失性存储器件可以包括：只读存储器（ROM）器件、可编程ROM（PROM）器件、电可编程ROM（EPROM）器件、电可擦除可编程ROM（EEPROM）器件、快闪存储器件、相变RAM（PRAM）器件、磁性RAM（MRAM）器件、阻变RAM（RRAM）器件、铁电RAM（FRAM）器件等。快闪存储器件可以分成或非（NOR）型或与非（NAND）型。半导体存储器件的集成度随着时间的发展而逐步地提高。然而，随着半导体存储器件的集成度提高，在半导体存储器件的操作中产生如下问题，诸如相邻的单元之间耦接、由编程干扰引起的较宽阈值电压分布宽度、或者为了减小阈值电压分布宽度而增加的编程时间。
技术实现思路
各种实施例涉及一种具有窄阈值电压分布并且减少编程时间的半导体存储器件。根据本专利技术的一个实施例的半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至第一存储器单元组、将第二编程脉冲施加至第二存储器单元组、以及判断第一存储器单元组中的第一快单元和第一慢单元；以及在第n+1编程循环中，将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一存储器单元组中的第一快单元，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一存储器单元组中的第一慢单元和第二存储器单元组。根据本专利技术的一个实施例的半导体存储器件包括：存储器单元阵列，包括与多个字线耦接的多个存储器单元；以及外围电路，适用于：在编程操作期间，在第n编程循环中将第一编程脉冲施加至与第一存储器单元组耦接的第一字线、将第二编程脉冲施加至与第二存储器单元组耦接的第二字线、以及判断第一存储器单元组中的第一快单元和第一慢单元，所述外围电路适用于：在第n+1编程循环中将第一编程脉冲增加了步进电压的第三编程脉冲施加至第一字线之中的与第一快单元耦接的字线，以及将第二编程脉冲增加了步进电压的第四编程脉冲施加至第一字线之中的与第一慢单元耦接的字线和第二字线。根据本专利技术的一个实施例的半导体存储器件的编程方法包括以下步骤：在第n编程循环中，将第一编程脉冲施加至存储器单元，以及判断存储器单元之中的快单元和慢单元；以及在第n+1编程循环中，将验证电压作为偏置电压施加至与快单元耦接的位线，以及将第一编程脉冲增加了步进电压和验证电压之和的第二编程脉冲施加至存储器单元。附图说明图1是说明根据本专利技术的一个实施例的存储器件的框图；图2是说明图1中所示的多个存储块中的任意一个的框图；图3是说明根据本专利技术的一个实施例的半导体存储器件的编程方法的流程图；图4是说明通过根据本专利技术的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图；图5是为了说明根据本专利技术的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图；图6是说明根据本专利技术的一个实施例的半导体存储器件的编程方法的流程图；图7是说明通过根据本专利技术的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图；图8是为了说明根据本专利技术的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图；图9是说明根据本专利技术的一个实施例的半导体存储器件的编程方法的流程图；图10是说明通过根据本专利技术的一个实施例的半导体存储器件的编程方法而编程的存储器单元的阈值电压分布的图；图11是为了说明根据本专利技术的一个实施例的半导体存储器件的编程方法而示出如何施加编程电压和验证电压的图；图12是说明包括半导体存储器件的存储系统的框图；图13是说明图12中所示的存储系统的应用实例的框图；以及图14是说明包括参照图13描述的存储系统的计算系统的框图。具体实施方式在下文中，将参照附图更详细地描述各种实施例。提供附图以允许本领域的普通技术人员理解本公开的实施例的范围。然而，本专利技术可以采用不同的形式来实施，而不应解释为局限于本文列举的实施例。确切地说，提供这些实施例使得本公开充分与完整，并且向本领域的技术人员充分地传达本专利技术的范围。此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或者经由其它部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。图1是说明根据本专利技术的一个实施例的半导体存储器件100的框图。参见图1，半导体存储器件100可以包括存储器单元阵列110以及驱动存储器单元阵列110的外围电路120。存储器单元阵列110可以包括存储块BLK1至BLKz。存储块BLK1至BLKz可以经由行线RL与地址译码器121耦接。存储块BLK1至BLKz可以经由位线BL与读取和写入电路123耦接。存储块BLK1至BLKz中的每个可以包括多个存储串。每个存储串可以包括多个存储器单元。根据一个实施例，所述多个存储器单元可以是非易失性存储器单元。根据一个实施例，所述多个存储器单元中的每个可以被定义成单电平单元或多电平单元。外围电路120可以被配置成驱动存储器单元阵列110。外围电路120可以包括：地址译码器121、电压发生器122、读取和写入电路123、以及控制逻辑124。地址译码器121可以经由行线RL与存储器单元阵列110耦接。行线RL可以包括：漏极选择线、字线、源极选择线、以及公共源极线。地址译码器121可以被配置成响应于控制逻辑124的控制而驱动行线RL。地址译码器121可以从外部或者从半导体存储器件100中的输入/输出缓冲器（未示出）接收地址ADDR。地址译码器121可以被配置成将接收的地址ADDR之中的块地址译码。地址译码器121可以响应于译码的块地址而选择存储块中本文档来自技高网...

【技术保护点】
一种半导体存储器件的编程方法，所述编程方法包括以下步骤：在至少一个编程循环中，将第一编程脉冲施加至第一存储器单元组；将第二编程脉冲施加至第二存储器单元组；以及判断所述第一存储器单元组中的第一快单元和第一慢单元，以及在所述至少一个编程循环之后的编程循环中，将所述第一编程脉冲增加了步进电压的第三编程脉冲施加至所述第一存储器单元组中的所述第一快单元；以及将所述第二编程脉冲增加了所述步进电压的第四编程脉冲施加至所述第一存储器单元组中的所述第一慢单元和所述第二存储器单元组。

【技术特征摘要】
2013.09.10 KR 10-2013-01085721.一种半导体存储器件的编程方法，所述编程方法包括以下步骤：
在至少一个编程循环中，
将第一编程脉冲施加至第一存储器单元组；
将第二编程脉冲施加至第二存储器单元组；以及
判断所述第一存储器单元组中的第一快单元和第一慢单元，以及
在所述至少一个编程循环之后的编程循环中，
将所述第一编程脉冲增加了步进电压的第三编程脉冲施加至所述第一存储器单元组
中的所述第一快单元；以及
将所述第二编程脉冲增加了所述步进电压的第四编程脉冲施加至所述第一存储器单
元组中的所述第一慢单元和所述第二存储器单元组。
2.如权利要求1所述的编程方法，其中，所述第一存储器单元组和所述第二存储器
单元组被编程至不同的目标电压电平。
3.如权利要求2所述的编程方法，其中，所述第二存储器单元组被编程至比所述第
一存储器单元组更高的目标电压电平。
4.如权利要求3所述的编程方法，其中，所述第二存储器单元组包括被编程至不同
目标电压电平的单元。
5.如权利要求1所述的编程方法，其中，判断所述第一存储器单元组中的所述第一
快单元和所述第一慢单元包括以下步骤：
施加验证电压；以及
将阈值电压低于所述验证电压的单元判断为所述第一慢单元，而将阈值电压高于所
述验证电压的单元判断为所述第一快单元。
6.如权利要求5所述的编程方法，其中，所述验证电压是所述第二存储器单元组的
编程起始电压和所述第一存储器单元组的编程起始电压之间的差值。
7.如权利要求1所述的编程方法，其中，判断所述第一存储器单元组中的所述第一
快单元和所述第一慢单元包括以下步骤...

【专利技术属性】
技术研发人员：金南勋，李珉圭，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR