【技术实现步骤摘要】
本专利技术涉及一种功率半导体器件及其制造方法，具体讲涉及一种具有低反向传输电容抗闩锁结构的平面栅IGBT及制造方法。
技术介绍
功率半导体器件是实现电能的传输、转换及其过程控制的核心部件，它使得电能更高效、更节能、更环保地使用，将“粗电”变为“精电”，因此它是节能减排的基础技术和核心技术。在新一代功率半导体器件中，由于绝缘栅双极晶体管(IGBT)器件同时具有单极性器件和双极性器件的优点，驱动电路简单，控制电路功耗和成本低，通态压降低，器件自身损耗小，使得IGBT器件已成为大功率电力电子技术中的首选器件。IGBT器件有源区是由许多表面MOSFET结构的元胞单位构成，其中N+区下方P阱注入浓度决定了电阻R的大小，浓度越大，电阻越小。正常情况下电流流向将按图1中实线箭头所示，但如果R过大，当有电流流过时，R上的电压超过J1结的开启电压，将导致J1结导通，电流流向按图1中虚线箭头所示，IGBT发生闩锁，从而导致器件失效。为了解决这个问题常规方法在P阱、N阱注入后再注一次形成P+区，其中P阱注入工艺采用一次注入，一次推结方式。一次注入一次推结方式形成的N+区下方P阱浓度依然不够高，不能有效的降低空穴电流流经路径的电阻，当在短路等大电流状态下依然存在闩锁(Latch-up)的风险。IGBT的开关快慢最终体现在对表面MOSFET结构自带的内部电容的充放电速度上，其中JFET区上方氧化层厚度影响反向传输电容大小，电容越大，放电速度越慢，...
【技术保护点】
一种具有低反向传输电容抗闩锁结构的平面栅IGBT，所述平面栅IGBT包括衬底、衬底表面上的场氧化层和栅氧化层、沉积在栅氧化层上的多晶硅栅极以及栅氧化层与衬底之间的P阱区，位于P阱区表面的N阱区，依次设置于P阱区内P+型掺杂区和N+型掺杂区，结型场效应JFET区位于两个P阱之间；其特征在于，所述P阱区通过多次注入及推结工艺形成，注入总剂量在6E13‑8E13之间，在所述结型场效应JFET区上生长有场氧化层；所述衬底为均匀掺杂的N型单晶硅片衬底，所述N型单晶硅片衬底浓度根据不同的电压等级进行选择。
【技术特征摘要】
1.一种具有低反向传输电容抗闩锁结构的平面栅IGBT，所述平面栅IGBT包括衬底、
衬底表面上的场氧化层和栅氧化层、沉积在栅氧化层上的多晶硅栅极以及栅氧化层与衬底之
间的P阱区，位于P阱区表面的N阱区，依次设置于P阱区内P+型掺杂区和N+型掺杂区，
结型场效应JFET区位于两个P阱之间；其特征在于，所述P阱区通过多次注入及推结工艺
形成，注入总剂量在6E13-8E13之间，在所述结型场效应JFET区上生长有场氧化层；
所述衬底为均匀掺杂的N型单晶硅片衬底，所述N型单晶硅片衬底浓度根据不同的电压
等级进行选择。
2.如权利要求1所述的平面栅IGBT，其特征在于，所述平面栅IGBT包括设置于多晶
硅栅极上方的隔离氧化层、设置于隔离氧化层结构上方的正面金属电极、位于隔离氧化层和
多晶硅栅之间的Spacer结构以及从上到下依次设置于衬底N-层下方的P+集电区和背面金属
电极。
3.如权利要求1所述的平面栅IGBT，其特征在于，在所述衬底N-层生长有场氧化层，
所述场氧化层的厚度为1.0-1.5μm，其刻蚀角度为30°。
4.如权利要求1所述的平面栅IGBT，其特征在于，对栅氧化层上形成的多晶硅栅电极
刻蚀开口，通过注入方式进行P型掺杂，再进行温度为1050℃-1150℃之间的退火推结形成P
阱区，P阱区的注入和推结次数均为3，注入总剂量在6E13-8E13之间，按1:2:3比例进行注
入，推结总时间140分钟-240分钟，按1:1:1时间比例进行推结，将P型掺杂推结到4至6
μm，即形成P阱区；在P阱形成后进行N型注入形成N阱区。
5.如权利要求2所述的平面栅IGBT，其特征在于，所述P+集电区的结深为0.5至1μ
m。
6.一种如权利要求1-5中任一项所述的具有低反向传输电容抗闩锁结构的平面栅IGBT
的制造方法，其特征在于，所述平面栅IGBT的JFET区上方添加厚度1.0-1.5μm的场氧化层，
P阱区通过多次注入及推结工艺形成，所述方法包括下述步骤：
(一)对N型单晶硅片衬底预处理：所述N型单晶硅片衬底的N型杂质掺杂浓度与厚
度需要根据平面栅IGBT不同的击穿电压和正向导通压降进行选择，并通过酸、碱、去离子
水超声清洗工序，对N型单晶硅片衬底表面进行化学处理；
(二)制造场氧化层：采用温度1050℃-1150℃进行氧化，在N型单晶硅片衬底表面生
长氧化...
【专利技术属性】
技术研发人员：高明超，王耀华，赵哿，刘江，金锐，温家良，
申请(专利权)人：国家电网公司，国网智能电网研究院，国网浙江省电力公司，
类型：发明
国别省市：北京;11
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