一种内嵌式栅极驱动电路及其像素阵列结构制造技术

本发明专利技术提供一种内嵌式栅极驱动电路及其像素阵列结构。该电路包括：第一开关管，其控制端耦接至第一时钟信号线；第二开关管，其控制端耦接至第一开关管的第二端从而形成一公共节点，其第一端耦接至第二时钟信号线；第三开关管，其控制端耦接至第一电压总线，其第二端耦接至第二电压总线；第四开关管，其控制端耦接至第四时钟信号线，其第二端耦接至第二电压总线；以及一电容，跨接于第二开关管的控制端与第二端之间。相比于现有技术，本发明专利技术的第一开关管至第四开关管分别透过不同的控制信号线加以控制，且这些开关管平均分布在单个像素的四个子像素单元中，从而可最大限度地降低像素开口率的损失。

【技术实现步骤摘要】
一种内嵌式栅极驱动电路及其像素阵列结构
本专利技术涉及一种液晶面板的栅极驱动电路，尤其涉及一种内嵌式栅极驱动电路及其像素阵列结构。
技术介绍
当前，液晶面板主要包括相对设置的一薄膜晶体管阵列基板(Thin FiImTransistor Array Substrate)和一彩色滤光片基板(Color Filter Substrate)。其中，薄膜晶体管阵列基板包括一像素阵列，该像素阵列中的每个像素具有一个薄膜晶体管(TFT，Thin Film Transistor),其栅极电性连接至水平方向的扫描线,漏极电性连接至垂直方向的数据线，而源极电性连接至像素电极。若在水平方向的某一条扫描线施加足够的正电压，会使得该条扫描线上的所有TFT打开，此时该条扫描线对应的像素电极会与垂直方向的数据线连接，而将数据线的视讯信号电压写入像素中，从而控制不同液晶的透光度进而达到控制色彩的效果。 在现有技术中，很多驱动电路主要是由液晶面板外黏接集成电路(例如，栅极驱动IC或源极驱动IC)来完成。相比之下，阵列基板行驱动(Gate driver On Array, GOA)技术是直接将薄膜晶体管的栅极驱动电路制作在阵列基板上，以代替由外接硅芯片制作的驱动芯片。由于GOA电路可直接制作于液晶面板周围，不仅简化了制程工艺，而且还可降低产品成本，提高TFT-LCD面板的集成度，使面板趋向于更加薄型化。 然而，当面板的像素与内嵌式栅极驱动电路(in-pixel G0A)相结合时，其控制信号和薄膜晶体管的布局或走线方式往往会占用大量的空间，进而导致像素开口率降低。有鉴于此，如何设计一种内嵌式栅极驱动电路，或者对现有的电路架构进行改进，从而克服现有的上述缺陷和不足，是业内相关技术人员亟待解决的一项课题。
技术实现思路
针对现有技术中的内嵌式栅极驱动电路所存在的上述缺陷，本专利技术提供了一种新颖的、可提高像素开口率的内嵌式栅极驱动电路及其像素阵列结构。 依据本专利技术的一个方面，提供了一种内嵌式栅极驱动电路，包括: —第一开关管，包括一第一端、一第二端和一控制端，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线； 一第二开关管，包括一第一端、一第二端和一控制端，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接一第G(n)条扫描线； 一第三开关管，包括一第一端、一第二端和一控制端，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线； 一第四开关管，包括一第一端、一第二端和一控制端，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G(n)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线；以及 一电容，跨接于所述第二开关管的控制端与第二端之间。 在其中的一实施例，所述第一开关管至所述第四开关管均为薄膜晶体管。 在其中的一实施例，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。 在其中的一实施例，所述第一电压总线和所述第二电压总线均沿水平方向设置。 依据本专利技术的另一个方面，提供了一种内嵌式栅极驱动电路的像素阵列结构，该像素阵列结构包括多个像素，每一像素包括: 一第一子像素单元，包括一第一开关管，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线； 一第二子像素单元，包括一第二开关管，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接至一第G(n)条扫描线； 一第三子像素单元，包括一第三开关管，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线；以及 一第四子像素单元，包括一第四开关管，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G (η)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线， 其中，所述像素还包括一电容，所述电容分散设置于所述第一子像素单元、所述第三子像素单元和所述第四子像素单元。 在其中的一实施例，所述第一开关管至所述第四开关管均为薄膜晶体管。 在其中的一实施例，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。 在其中的一实施例，所述第一电压总线和所述第二电压总线沿水平方向交错设置。 在其中的一实施例，在同一行的多个像素中，各自的第一开关管、第二开关管、第三开关管和第四开关管分别电性耦接至相对应的同一时钟信号线。 在其中的一实施例，在不同行的多个像素中，各自的第一开关管、第二开关管、第三开关管或第四开关管电性耦接至不同的时钟信号线。 采用本专利技术的内嵌式栅极驱动电路及其像素阵列结构，其所有的控制信号线和薄膜晶体管平均分散至整个像素阵列中，在同一行的多个像素中，第一开关管至第四开关管分别电性耦接至相对应的同一时钟信号线，而在不同行的多个像素中，第一开关管至第四开关管中的任意一个电性耦接至不同的时钟信号线。相比于现有技术，本专利技术的第一开关管至第四开关管分别透过不同的控制信号线加以控制，且这些开关管平均分布在单个像素的四个子像素单元中，从而可最大限度地降低像素开口率的损失。 【附图说明】 读者在参照附图阅读了本专利技术的【具体实施方式】以后，将会更清楚地了解本专利技术的各个方面。其中， 图1示出依据本专利技术的一实施方式的内嵌式栅极驱动电路图；以及 图2示出依据本专利技术的一实施方式的内嵌式栅极驱动电路的像素阵列结构的布局不意图。 【具体实施方式】 为了使本申请所揭示的
技术实现思路
更加详尽与完备，可参照附图以及本专利技术的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本专利技术所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。 下面参照附图，对本专利技术各个方面的【具体实施方式】作进一步的详细描述。 图1示出依据本专利技术的一实施方式的内嵌式栅极驱动电路图。参照图1，本专利技术的内嵌式栅极驱动电路包括一第一开关管Ml、一第二开关管M2、一第三开关管M3、一第四开关管M4以及一电容C。例如，开关管Ml?M4均为薄膜晶体管。由于该电路具有四个开关管和一个电容，因此上述内嵌式栅极驱动电路也可称作“4T1C”电路架构。 详细而言，第一开关管Ml的栅极电性耦接至一第一时钟信号线CK1。第一开关管Ml的漏极(或源极)电性耦接至一第G (η-l)条扫描线。第二开关管M2的栅极电性耦接至第一开关管Ml的源极从而形成一公共节点Q。第二开关管M2的漏极电性耦接至一第二时钟信号线CK本文档来自技高网...

【技术保护点】
一种内嵌式栅极驱动电路，其特征在于，所述内嵌式栅极驱动电路包括：一第一开关管，包括一第一端、一第二端和一控制端，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n‑1)条扫描线；一第二开关管，包括一第一端、一第二端和一控制端，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接一第G(n)条扫描线；一第三开关管，包括一第一端、一第二端和一控制端，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线；一第四开关管，包括一第一端、一第二端和一控制端，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G(n)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线；以及一电容，跨接于所述第二开关管的控制端与第二端之间。

【技术特征摘要】
1.一种内嵌式栅极驱动电路，其特征在于，所述内嵌式栅极驱动电路包括: 一第一开关管，包括一第一端、一第二端和一控制端，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线；一第二开关管，包括一第一端、一第二端和一控制端，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接一第G(n)条扫描线； 一第三开关管，包括一第一端、一第二端和一控制端，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线； 一第四开关管，包括一第一端、一第二端和一控制端，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G(n)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线；以及一电容，跨接于所述第二开关管的控制端与第二端之间。2.根据权利要求1所述的内嵌式栅极驱动电路，其特征在于，所述第一开关管至所述第四开关管均为薄膜晶体管。3.根据权利要求1所述的内嵌式栅极驱动电路，其特征在于，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。4.根据权利要求1所述的内嵌式栅极驱动电路，其特征在于，所述第一电压总线和所述第二电压总线均沿水平方向设置。5.一种内嵌式栅极驱动电路的像素阵列结构，其特征在于，所述像素阵列结构包括多个像素，每一像素包括: 一第一子像素单元，包括一第一开关管，所述第一开关管的控制端电性耦接至一第...

【专利技术属性】
技术研发人员：柯健专，蔡孟杰，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾;71