移位寄存器单元、栅极驱动电路、显示面板制造技术

本实用新型专利技术提供了一种移位寄存器单元、栅极驱动电路、显示面板，该移位寄存器包括输入端、复位端和输出端，还包括输入模块、下拉模块、下拉控制模块、输出上拉模块或输出下拉模块。本实用新型专利技术所提供的移位寄存器单元中的每个模块只执行特定的电压拉高或拉低的功能，因此均可以用单一的N型TFT或P型TFT形成。因此本实用新型专利技术所提供的移位寄存器单元和栅极驱动电路相比较现有技术中的CMOS LTPS GOA，具有结构简单、工艺简单易行、功能完善、质量与可靠性高的特点，有利于降低产品成本、促进CMOS LTPS GOA的推广和应用。

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路、显示面板
本技术涉及显示
，具体涉及一种移位寄存器单元、栅极驱动电路、显示面板。
技术介绍
目前，互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor,CMOS)低温多晶娃技术(Low Temperature Poly-si I icon，LTPS)通常应用于LTPS液晶显示(Liquid Crystal Display，IXD)中。按照CMOS工艺集成的栅极驱动电路结构简单，并且具有可靠性高、功耗低等优点。但是在传统CMOS工艺中，P型和N型薄膜晶体管(Thin FilmTransistor，TFT)同时存在，为保证制作过程中电路功能性和可靠性，需同时使得N型TFT和P型TFT满足各自的性能要求，因而增加了 LTPS工艺的复杂度和难度，降低了 TFT特性和良率，提高了产品成本，限制了 CMOS LTPS GOA (Gate Driver on Array，阵列基板行驱动，或称阵列基板栅极驱动)的应用。 例如，如图1所示的一种CMOS LTPS GOA电路，该电路由锁存器，与非门，缓冲器等部分组成，分别将这些组成部分转化为由薄膜晶体管组成的话，此电路将至少包括几十个晶体管，且连接极其复杂。同时，为了保证该电路功能性和可靠性，需同时保证N型TFT和P型TFT的性能，使得工艺难度增大。
技术实现思路
针对现有技术中的缺陷，本技术提供一种移位寄存器单元、栅极驱动电路、显示面板，本技术可以通过单一的NMOS(N-Mental-Oxide-Semiconductor，N型金属氧化物半导体)工艺或？]\105(?-]^1^31-(^丨(16-36111；[0011(11101:01'，？型金属氧化物半导体)工艺形成LTPS GOA电路，因而降低了 LTPS工艺的复杂度和难度，提高TFT特性和良率，降低了产品成本，有利于CMOS LTPS GOA的推广和应用。 第一方面，本技术提供了一种移位寄存器单元，包括输入端、复位端和输出端，其特征在于，还包括: 与所述输入端、所述复位端及第一节点相连的输入模块，用于在来自所述输入端的信号、来自所述复位端的信号、第一外部扫描控制信号以及第二外部扫描控制信号的控制下拉高或拉低所述第一节点处的电压； 与所述输入模块通过所述第一节点相连、并与所述输出端相连的输出上拉模块，用于在所述第一节点处的电压及第一外部时钟信号的控制下拉高所述输出端处的电压； 与第二节点及低电平电压线相连、并与所述输入模块通过所述第一节点相连的下拉模块，用于在第二节点处的电压的控制下拉低所述第一节点处的电压； 与所述输入模块通过所述第一节点相连、与所述下拉模块通过第二节点相连、并与所述低电平电压线相连的下拉控制模块，用于在所述第一节点处的电压及第二外部时钟信号的控制下拉高或拉低所述第二节点处的电压； 与所述第二节点、所述低电平电压线、所述输入端、所述复位端以及所述输出端相连的输出下拉模块，用于在来自所述输入端的信号、来自所述复位端的信号以及所述第二节点处的电压的控制下拉低所述输出端处的电压。 优选地，该移位寄存器单元中的晶体管全部为N型晶体管或者全部为P型晶体管。 优选地，所述输出上拉模块包括第一晶体管和第一电容，所述第一晶体管的栅极连接所述第一节点，漏极连接所述第一外部时钟信号，源极连接所述输出端；所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。 优选地，所述输入模块包括第二晶体管和第三晶体管， 所述第二晶体管的栅极连接所述输入端，漏极连接所述第一外部扫描控制信号，源极连接所述第一节点； 所述第三晶体管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二外部扫描控制信号。 优选地，所述下拉模块包括第六晶体管， 所述第六晶体管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述低电平电压线。 优选地，所述输出下拉模块包括第七晶体管、第八晶体管和第九晶体管， 所述第七晶体管的栅极连接所述第二节点，漏极连接所述输出端，源极连接所述低电平电压线； 所述第八晶体管的栅极连接所述输入端，漏极连接所述输出端，源极连接所述低电平电压线； 所述第九晶体管的栅极连接所述复位端，漏极连接所述输出端，源极连接所述低电平电压线。 优选地，所述下拉控制模块包括第四晶体管、第五晶体管和第二电容， 所述第四晶体管的栅极和漏极连接所述第二外部时钟信号，源极连接所述第二节占.V， 所述第五晶体管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述低电平电压线； 所述第二电容的第一端连接所述第二节点，第二端连接所述低电平电压线。 优选地，所述下拉控制模块还包括第十晶体管， 所述第十晶体管的栅极和漏极连接扫描起始信号，源极连接所述第二节点。 第二方面，本技术还提供了一种栅极驱动电路，包括至少一级上述任意一种移位寄存器单元； 第一外部扫描控制信号线向每一级移位寄存器单元提供第一外部扫描控制信号，第二外部扫描控制信号线向每一级移位寄存器单元提供第二外部扫描控制信号； 第一时钟信号线向奇数级移位寄存器单元提供所述第一外部时钟信号，第二时钟信号线向偶数级移位寄存器单元提供所述第一外部时钟信号，第三时钟信号线向奇数级移位寄存器单元提供所述第二外部时钟信号，第四时钟信号线向偶数级移位寄存器单元提供所述第二外部时钟信号； 第一级移位寄存器单元的输入端和最后一级移位寄存器单元的复位端连接扫描起始信号，除此之外: 每一级移位寄存器单元的输入端连接上一级移位寄存器单元的输出端，每一级移位寄存器单元的复位端连接下一级移位寄存器单元的输出端。 第三方面，本技术还提供了一种显示面板，包括上述任意一种栅极驱动电路。 由上述技术方案可知，本技术所提供的移位寄存器单元中的每个模块只执行特定的电压拉高或拉低的功能，因此均可以用单一的N型TFT或P型TFT形成。因此本技术所提供的移位寄存器单元和栅极驱动电路相比较现有技术中的CMOS LTPS G0A，具有结构简单、工艺简单易行、功能完善、质量与可靠性高的特点，有利于降低产品成本、促进CMOS LTPS GOA的推广和应用。 当然，实施本技术的任一产品并不一定需要同时达到以上所述的所有优点。 【附图说明】 为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 图1是现有技术中的一种CMOS LTPS GOA电路的电路图； 图2是本技术一实施例中一种移位寄存器单元的结构示意图； 图3是本技术一实施例中一种移位寄存器单元的电路图； 图4是本技术一实施例中一种移位寄存器单元正向扫描时的电路时序图； 图5是本技术一实施例中一种移位寄存器单元反向扫描时的电路时序图； 图6是本技术一实施例中一种栅极驱动电路中各级GOA单元的级联框图； 图7是本实本文档来自技高网...

【技术保护点】
一种移位寄存器单元，包括输入端、复位端和输出端，其特征在于，还包括：与所述输入端、所述复位端及第一节点相连的输入模块，用于在来自所述输入端的信号、来自所述复位端的信号、第一外部扫描控制信号以及第二外部扫描控制信号的控制下拉高或拉低所述第一节点处的电压；与所述输入模块通过所述第一节点相连、并与所述输出端相连的输出上拉模块，用于在所述第一节点处的电压及第一外部时钟信号的控制下拉高所述输出端处的电压；与第二节点及低电平电压线相连、并与所述输入模块通过所述第一节点相连的下拉模块，用于在第二节点处的电压的控制下拉低所述第一节点处的电压；与所述输入模块通过所述第一节点相连、与所述下拉模块通过第二节点相连、并与所述低电平电压线相连的下拉控制模块，用于在所述第一节点处的电压及第二外部时钟信号的控制下拉高或拉低所述第二节点处的电压；与所述第二节点、所述低电平电压线、所述输入端、所述复位端以及所述输出端相连的输出下拉模块，用于在来自所述输入端的信号、来自所述复位端的信号以及所述第二节点处的电压的控制下拉低所述输出端处的电压。

【技术特征摘要】
1.一种移位寄存器单元，包括输入端、复位端和输出端，其特征在于，还包括: 与所述输入端、所述复位端及第一节点相连的输入模块，用于在来自所述输入端的信号、来自所述复位端的信号、第一外部扫描控制信号以及第二外部扫描控制信号的控制下拉高或拉低所述第一节点处的电压； 与所述输入模块通过所述第一节点相连、并与所述输出端相连的输出上拉模块，用于在所述第一节点处的电压及第一外部时钟信号的控制下拉高所述输出端处的电压； 与第二节点及低电平电压线相连、并与所述输入模块通过所述第一节点相连的下拉模块，用于在第二节点处的电压的控制下拉低所述第一节点处的电压； 与所述输入模块通过所述第一节点相连、与所述下拉模块通过第二节点相连、并与所述低电平电压线相连的下拉控制模块，用于在所述第一节点处的电压及第二外部时钟信号的控制下拉高或拉低所述第二节点处的电压； 与所述第二节点、所述低电平电压线、所述输入端、所述复位端以及所述输出端相连的输出下拉模块，用于在来自所述输入端的信号、来自所述复位端的信号以及所述第二节点处的电压的控制下拉低所述输出端处的电压。2.根据权利要求1所述的移位寄存器单元，其特征在于，该移位寄存器单元中的晶体管全部为N型晶体管或者全部为P型晶体管。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输出上拉模块包括第一晶体管和第一电容，所述第一晶体管的栅极连接所述第一节点，漏极连接所述第一外部时钟信号，源极连接所述输出端；所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。4.根据权利要求3所述的移位寄存器单元，其特征在于，所述输入模块包括第二晶体管和第三晶体管， 所述第二晶体管的栅极连接所述输入端，漏极连接所述第一外部扫描控制信号，源极连接所述第一节点； 所述第三晶体管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二外部扫描控制信号。5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉模块包括第六晶体管， 所述第六晶体管的栅极连接所述第二节点，漏极...

【专利技术属性】
技术研发人员：吴博，邓银，祁小敬，谭文，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：新型
国别省市：北京;11