带非易失性存储器的处理器芯片仿真器制造技术

技术编号:11035981 阅读:117 留言:0更新日期:2015-02-11 20:30
本发明专利技术公开了一种带非易失性存储器的处理器芯片仿真器,包括:仿真芯片,其包括仿真逻辑模块和处理器核;一SRAM存储器,其包括程序存储器区域和数据存储器区域;时钟源;处理器核从程序存储器区域读取用户程序语句并执行;处理器核执行数据存储器页擦或片擦用户程序语句后告知仿真逻辑模块;仿真逻辑模块对数据存储器区域中的目标地址范围执行页擦或片擦,同时停止向处理器核输出时钟信号;仿真逻辑模块完成页擦或片擦后,恢复向处理器核输出时钟信号,处理器核继续读取和执行用户程序。本发明专利技术能较为真实地模拟非易失性存储器特性的数据存储器片擦或页擦功能,方便用户程序的开发、调试和功能仿真,有助于提高代码开发效率。

【技术实现步骤摘要】
带非易失性存储器的处理器芯片仿真器
本专利技术涉及一种处理器芯片仿真器,特别是涉及一种带非易失性存储器的处理器芯片仿真器。
技术介绍
处理器芯片内有用户开发的用户程序,在用户程序的编写和调试中,所使用的工具一般是处理器芯片仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片,用于模拟产品处理器芯片的工作行为,仿真芯片与仿真器其他部件(存放用户程序的程序存储器、存放数据的数据存储器,以及用户电脑上的集成开发环境连接等)配合实现用户程序的仿真运行和各项调试功能。 由于芯片厂商的同一系列芯片产品的数据存储器特性和大小可能有所不同,同时考虑使用仿真器调试用户程序时主要关注功能调试,不关注存储器的性能,现有的针对同一系列芯片的仿真器通常是同一种仿真器系统,采用SRAM (Static Random AccessMemory,静态随机存取存储器)来等效替代产品芯片中用作程序存储器和数据存储器的各种特性的非易失性存储器[包括EEPROM (Electrically Erasable ProgrammableRead-Only Memory,电可擦可编程只读存储器)、FLASH (闪速存储器)等非易失性存储器],在读取、执行用户程序,以及写入、读取数据时,功能上是等效的,存放用户程序的程序存储器与存放数据的数据存储器在现有处理器芯片仿真器中通常是使用同一块大容量SRAM来实现的,程序存储器与数据存储器在这块SRAM中所占用地址区域不同,这样做而不是使用两片独立的SRAM分别等效替代程序存储器和数据存储器是为了减少仿真芯片引出的信号线(如果使用两片SRAM分别替代程序存储器和数据存储器需要从仿真芯片引出两组数据/地址总线,使用1片SRAM的话只需要使用一组数据/地址总线),充分利用SRAM的大容量(SRAM通常都具有几Μ到几十Μ的空间)。同时,由于SRAM的读写寿命一般都远大于非易失性存储器,鉴于仿真器经常要下载和读取用户程序、读写数据的特点,在仿真器中使用SRAM等效替代产品芯片的非易失性存储器作为程序存储器和数据存储器可以延长仿真器的使用寿命。另外,SRAM读写速度一般要高于非易失性存储器,也有助于提高调试效率(程序下载速度、执行速度、数据读写速度等)。因此,现有仿真器中都是以SRAM等效替代产品芯片的非易失性存储器作为程序存储器和数据存储器的,这种做法是合理的。 从程序存储器读取程序代码,处理器核执行程序代码,然后处理器核读写数据存储器,这一过程中不会有同时操作程序存储器和数据存储器的情况,因此现有处理器芯片仿真器中通常都是使用同一块大容量SRAM来替代程序存储器和数据存储器,SRAM以一组数据/地址总线与仿真芯片连接,程序存储器与数据存储器在这块SRAM中所占用地址区域不同,不会出现从程序存储器读取程序时误操作数据存储器或者读写数据存储器时误操作程序存储器的情况。 但是,非易失性存储器除了可以被读写外,还具有可以被页擦除或者片擦除的功能,真实非易失性存储器的页擦/片擦都是由存储器自行完成的,不需要处理器核参与擦除过程,且在非易失性存储器擦除过程中处理器核可以继续从程序存储器读写后面的程序语句并执行。而在现有仿真器中,由于是采用一片SRAM来等效替代程序存储器和数据存储器的,SRAM与仿真芯片间只有一组数据/地址总线连接,SRAM因不具备擦除功能,如果要实现页擦或片擦功能上的等效,就需要仿真芯片中的仿真逻辑模块通过对SRAM中数据存储器目标页或全片对应的地址区域执行写入FFH操作,这一写数据过程占用了 SRAM与仿真芯片间唯一的一组数据/地址总线,而仿真芯片中的处理器核在页擦/片擦开始后,会继续从程序存储器读取程序语句并执行,读取程序语句也需要使用SRAM与仿真芯片间的那组数据/地址总线,这就与尚在进行的写入FFH过程(等效页擦/片擦)发生了冲突。因此现有情况是,当产品处理器芯片中数据存储器是非易失性存储器时,该处理器芯片对应的仿真器中,如果使用1片SRAM替代程序存储器和数据存储器,则数据存储器只支持数据的读取和写入,不支持片擦/页擦操作功能,在仿真器上调试用户程序时,用户需要避开对数据存储器的片擦/页擦操作。
技术实现思路
本专利技术要解决的技术问题是提供一种带非易失性存储器的处理器芯片仿真器,能够较为真实地模拟非易失性存储器特性的数据存储器片擦或页擦功能,方便用户程序的开发、调试和功能仿真,有助于提高代码开发效率。 为解决上述技术问题,本专利技术的带非易失性存储器的处理器芯片仿真器,包括: 一仿真芯片,其包括一仿真逻辑模块和一处理器核;所述仿真逻辑模块与处理器核通过一通信通道,以及第一时钟信号线相连接; 一 SRAM存储器,通过标准数据/地址总线与所述仿真逻辑模块和处理器核相连接;其包括程序存储器区域和数据存储器区域,且两个存储器区域的地址范围不同;所述程序存储器区域用于存放用户程序,所述数据存储器区域等效为实际产品芯片中的非易失性存储器特性的数据存储器,用于存放用户数据; 一时钟源;通过第二时钟信号线与所述仿真芯片中的仿真逻辑模块相连接;所述时钟源通过第二时钟信号线向仿真逻辑模块输出时钟信号;仿真逻辑模块通过第一时钟信号线向处理器核输出时钟信号;所述时钟信号是处理器核工作所需的主时钟,没有该主时钟时处理器核无法读取和执行用户程序; 所述处理器核通过标准数据/地址总线从程序存储器区域读取用户程序语句并执行;所述处理器核执行数据存储器页擦或片擦程序语句后通过通信通道告知仿真逻辑模块;所述仿真逻辑模块通过标准数据/地址总线向所述数据存储器区域中的某段地址范围写入FH1数据,即相当于执行页擦或片擦;同时仿真逻辑模块停止通过第一时钟信号线向处理器核输出时钟信号;仿真逻辑模块完成页擦或片擦后,恢复通过第一时钟信号线向处理器核输出时钟信号,处理器核继续读取和执行用户程序。 采用本专利技术的处理器芯片仿真器,仍使用一片SRAM替代程序存储器和数据存储器,在保证了仿真器整体的寿命且简化了仿真芯片设计的同时,能够较为真实地模拟非易失性存储器特性的数据存储器,既支持数据的读取和写入,也支持片擦或页擦功能。本专利技术方便了用户程序的开发、调试和功能仿真,有助于提高代码开发效率。 【附图说明】 下面结合附图和【具体实施方式】对本专利技术作进一步详细的说明: 附图是所述带非易失性存储器的处理器芯片仿真器结构示意图。 【具体实施方式】 如图所示,所述带非易失性存储器的处理器芯片仿真器1包括仿真芯片2,SRAM存储器3和时钟源8。SRAM存储器3中包括程序存储器区域4和数据存储器区域5,这两个区域的地址范围不同。仿真芯片2包括仿真逻辑模块7和处理器核8。SRAM存储器3通过标准数据/地址总线9与仿真芯片2中的仿真逻辑模块7和处理器核6相连接,仿真逻辑模块7与处理器核6间有一个通信通道10,以及一根第一时钟信号线12。时钟源8有一根第二时钟信号线11与仿真芯片2中的仿真逻辑模块7连接。 SRAM存储器3中的程序存储器区域4存放用户程序,数据存储器区域5等效为实际产品芯片中的非易失性存储器特性的数据存储器,存放用户数据。仿真芯片2的处理器核6通过标准数据/地址总线9从SRAM存储器3中本文档来自技高网
...

【技术保护点】
一种带非易失性存储器的处理器芯片仿真器,其特征在于,包括:一仿真芯片,其包括一仿真逻辑模块和一处理器核;所述仿真逻辑模块与处理器核通过一通信通道,以及第一时钟信号线相连接;一SRAM存储器,通过标准数据/地址总线与所述仿真逻辑模块和处理器核相连接;其包括程序存储器区域和数据存储器区域,且两个存储器区域的地址范围不同;所述程序存储器区域用于存放用户程序,所述数据存储器区域等效为实际产品芯片中的非易失性存储器特性的数据存储器,用于存放用户数据;一时钟源;通过第二时钟信号线与所述仿真芯片中的仿真逻辑模块相连接;所述时钟源通过第二时钟信号线向仿真逻辑模块输出时钟信号;仿真逻辑模块通过第一时钟信号线向处理器核输出时钟信号;所述时钟信号是处理器核工作所需的主时钟,没有该主时钟时处理器核无法读取和执行用户程序;所述处理器核通过标准数据/地址总线从程序存储器区域读取用户程序语句并执行;所述处理器核执行数据存储器页擦或片擦程序语句后通过通信通道告知仿真逻辑模块;所述仿真逻辑模块通过标准数据/地址总线向所述数据存储器区域中的某段地址范围写入FFH数据,即相当于执行页擦或片擦;同时仿真逻辑模块停止通过第一时钟信号线向处理器核输出时钟信号;仿真逻辑模块完成页擦或片擦后,恢复通过第一时钟信号线向处理器核输出时钟信号,处理器核继续读取和执行用户程序。...

【技术特征摘要】
1.一种带非易失性存储器的处理器芯片仿真器,其特征在于,包括: 一仿真芯片,其包括一仿真逻辑模块和一处理器核;所述仿真逻辑模块与处理器核通过一通信通道,以及第一时钟信号线相连接; 一SRAM存储器,通过标准数据/地址总线与所述仿真逻辑模块和处理器核相连接;其包括程序存储器区域和数据存储器区域,且两个存储器区域的地址范围不同;所述程序存储器区域用于存放用户程序,所述数据存储器区域等效为实际产品芯片中的非易失性存储器特性的数据存储器,用于存放用户数据; 一时钟源;通过第二时钟信号线与所述仿真芯片中的仿真逻辑模块相连接;所述时钟源通过第二时钟信号线向仿真逻辑模块输出时钟信号...

【专利技术属性】
技术研发人员:许国泰
申请(专利权)人:上海华虹集成电路有限责任公司
类型:发明
国别省市:上海;31

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1