一种三输入通用逻辑门电路制造技术

一种三输入通用逻辑门电路，包括第一二输入与非门U1、第二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3，各个门电路均由单电子晶体管组成；第一二输入与非门U1的第一输入端和第一非门U2的输入端相连，第一二输入与非门U1的输出端和第三二输入与非门U5的第一输入端相连；第一非门U2的输出端和第二二输入与非门U4的第一输入端相连；第二非门U3的输入端作为通用逻辑门电路的输入端V3，第二非门U3的输出端和第二二输入与非门U4的第二输入端相连；第二二输入与非门U4的输出端和第三二输入与非门U5的第二输入端相连。本实用新型专利技术纳米级超小体积、超低功耗、极高的开关速度。

【技术实现步骤摘要】
一种三输入通用逻辑门电路
本技术涉及纳米电子
，尤其是一种通用逻辑门电路。
技术介绍
集成电路技术在过去的50多年里取得了惊人的进展，但功耗和互连线等问题将 使得传统CMOS (Complementary Metal Oxide Semiconductor)器件的特征尺寸缩减到其 物理极限。特征尺寸由微米级缩减到纳米级时，量子效应将占主导地位并可能使器件失 效，因此在探索突破微电子物理极限的同时，科研人员提出了用单电子晶体管（SET，Single Electron Transistor)用以取代CMOS器件的研究方案，以期发展新的超大规模集成电路 (VLSI, Very Large Scale Integration)技术。 作为新一代纳米电子器件的强有力竞争者，SET工作仅需要很少的电子，它具有极 低的功耗（单个SET的功耗为pw级，比CMOS低了 6、7个数量级）、超小的体积（nm级）和 极高的开关速度（可以达到ns级）等特点，且其具有独特的库伦阻塞效应和库伦台阶效 应，相对于传统的微电子器件具有绝对的优势，具有很好的应用前景。 现有的通用逻辑门电路，通常采用CMOS器件构成，利用CMOS器件形成与非门和非 门，存在的技术缺陷：体积较大、功耗较高、开关速度较慢。
技术实现思路
为了克服已有通用逻辑门电路的体积较大、功耗较高、开关速度较慢的不足，本实 用新型提供一种纳米级超小体积、超低功耗、极高的开关速度的三输入通用逻辑门电路。 本技术解决其技术问题所采用的技术方案是： -种三输入通用逻辑门电路，所述电路包括第一二输入与非门U1、第二二输入与 非门U4、第三二输入与非门U5、第一非门U2和第二非门U3,所述第一二输入与非门U1、第 二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3均由单电子晶体管 组成； 第一二输入与非门U1的第一输入端和第一非门U2的输入端相连后作为通用逻辑 门电路的第一输入端VI，第一二输入与非门U1的第二输入端作为通用逻辑门电路的第二 输入端V2,第一二输入与非门U1的输出端和第三二输入与非门U5的第一输入端相连；第 一非门U2的输出端和第二二输入与非门U4的第一输入端相连；第二非门U3的输入端作为 通用逻辑门电路的输入端V3,第二非门U3的输出端和第二二输入与非门U4的第二输入端 相连；第二二输入与非门U4的输出端和第三二输入与非门U5的第二输入端相连；第三二 输入与非门U5的输出端作为通用逻辑门电路的输出端Vout。 进一步，所述第一二输入与非门U1、第二二输入与非门U4、第三二输入与非门U5 均采用二输入与非门结构，二输入与非门结构包括第一 P型单电子晶体管、第二P型单电子 晶体管、第一 N型单电子晶体管和第二N型单电子晶体管，所述第一 P型单电子晶体管的栅 极和第一 N型单电子晶体管的栅极相连后作为二输入与非门的第一输入端，所述第二P型 单电子晶体管的栅极和第二N型单电子晶体管的栅极相连后作为二输入与非门的第二输 入端，第一P型单电子晶体管的漏极与VDD连接，第二P型单电子晶体管的漏极悬空，第一P 型单电子晶体管的的源极、第一 P型单电子晶体管的源极和第一 N型单电子晶体管的漏极 相连后作为二输入与非门的输出端，第二N型单电子晶体管的源极接地。 再进一步，所述第一非门U2和第二非门U3均采用非门结构，所述非门结构包括第 三P型单电子晶体管和第三N型单电子晶体管，第三P型单电子晶体管的栅极和第三N型 单电子晶体管的栅极相连作为非门的输入端，第三P型单电子晶体管的源极和第三N型单 电子晶体管的漏极相连作为非门的输出端，第三P型单电子晶体管的漏极悬空，第三N型单 电子晶体管的源极接地。 本技术的技术构思为：本技术根据8种不同的输入状态可分别得到不同 的输出结果，即一个门电路可以实现多种不同的逻辑功能以满足不同的需要。 所述二输入与非门U1由两个P型单电子晶体管（P-SET)和两个N型单电子晶体管 (N-SET)构成。所述非门U2由一个P-SET和一个N-SET构成。所述非门U3由一个P-SET 和一个N-SET构成。所述二输入与非门U4由两个P-SET和两个N-SET构成。所述二输入 与非门U5由两个P-SET和两个N-SET构成。 所述逻辑门电路具有超小体积（nm级）、超低功耗（pw级）和极高的开关速度（ns 级）等特点，这些特点使得该逻辑门电路具有广泛的应用范围。 本技术的有益效果主要表现在：纳米级超小体积、超低功耗、极高的开关速 度。 【附图说明】 图1为三输入通用逻辑门电路的示意图。 图2为三输入通用逻辑门电路的原理图。 图3为三输入通用逻辑门电路的具体实施例原理图。 图4为三输入通用逻辑门电路中所述单电子晶体管的示意图。 图5为三输入通用逻辑门电路的仿真结果图。 【具体实施方式】 下面结合附图对本技术作进一步描述。 参照图1?图5,一种三输入通用逻辑门电路，所述电路包括第一二输入与非门 U1、第二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3,所述第一二输 入与非门U1、第二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3均由 单电子晶体管组成； 第一二输入与非门U1的第一输入端和第一非门U2的输入端相连后作为通用逻辑 门电路的第一输入端VI，第一二输入与非门U1的第二输入端作为通用逻辑门电路的第二 输入端V2,第一二输入与非门U1的输出端和第三二输入与非门U5的第一输入端相连；第 一非门U2的输出端和第二二输入与非门U4的第一输入端相连；第二非门U3的输入端作为 通用逻辑门电路的输入端V3,第二非门U3的输出端和第二二输入与非门U4的第二输入端 相连；第二二输入与非门U4的输出端和第三二输入与非门U5的第二输入端相连；第三二 输入与非门U5的输出端作为通用逻辑门电路的输出端Vout。 进一步，所述第一二输入与非门U1、第二二输入与非门U4、第三二输入与非门U5 均采用二输入与非门结构，二输入与非门结构包括第一 P型单电子晶体管、第二P型单电子 晶体管、第一 N型单电子晶体管和第二N型单电子晶体管，所述第一 P型单电子晶体管的栅 极和第一 N型单电子晶体管的栅极相连后作为二输入与非门的第一输入端，所述第二P型 单电子晶体管的栅极和第二N型单电子晶体管的栅极相连后作为二输入与非门的第二输 入端，第一P型单电子晶体管的漏极与VDD连接，第二P型单电子晶体管的漏极悬空，第一P 型单电子晶体管的的源极、第一 P型单电子晶体管的源极和第一 N型单电子晶体管的漏极 相连后作为二输入与非门的输出端，第二N型单电子晶体管的源极接地； 所述第一非门U2和第二非门U3均采用非门结构，所述非门结构包括第三P型单 电子晶体管和第三N型单电子晶体管，第三P型单电子晶体管的栅极和第三N型单电子晶 体管的栅极相连作为非门的输入端，第三P型单电子晶体管的源极和第三N型单电子晶体 管的漏极相连作为非门的输出端，第三P型单电子晶体管的漏极悬空，第三N型单电子晶体 管的源极接本文档来自技高网...

【技术保护点】
一种三输入通用逻辑门电路，其特征在于：所述电路包括第一二输入与非门U1、第二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3，所述第一二输入与非门U1、第二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3均由单电子晶体管组成；第一二输入与非门U1的第一输入端和第一非门U2的输入端相连后作为通用逻辑门电路的第一输入端V1，第一二输入与非门U1的第二输入端作为通用逻辑门电路的第二输入端V2，第一二输入与非门U1的输出端和第三二输入与非门U5的第一输入端相连；第一非门U2的输出端和第二二输入与非门U4的第一输入端相连；第二非门U3的输入端作为通用逻辑门电路的输入端V3，第二非门U3的输出端和第二二输入与非门U4的第二输入端相连；第二二输入与非门U4的输出端和第三二输入与非门U5的第二输入端相连；第三二输入与非门U5的输出端作为通用逻辑门电路的输出端Vout。

【技术特征摘要】
1. 一种三输入通用逻辑门电路，其特征在于：所述电路包括第一二输入与非门U1、第 二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3,所述第一二输入与 非门U1、第二二输入与非门U4、第三二输入与非门U5、第一非门U2和第二非门U3均由单电 子晶体管组成； 第一二输入与非门U1的第一输入端和第一非门U2的输入端相连后作为通用逻辑门电 路的第一输入端VI，第一二输入与非门U1的第二输入端作为通用逻辑门电路的第二输入 端V2,第一二输入与非门U1的输出端和第三二输入与非门U5的第一输入端相连；第一非 门U2的输出端和第二二输入与非门U4的第一输入端相连；第二非门U3的输入端作为通用 逻辑门电路的输入端V3,第二非门U3的输出端和第二二输入与非门U4的第二输入端相连； 第二二输入与非门U4的输出端和第三二输入与非门U5的第二输入端相连；第三二输入与 非门U5的输出端作为通用逻辑门电路的输出端Vout。2. 如权利要求1所述的三输入通用逻辑门电路，其特征在于：所述第一二输入与非门 U1、第二二输入与非门U4、第三二输入与非门U5...

【专利技术属性】
技术研发人员：应时彦，肖林荣，张楠楠，陈杰，
申请(专利权)人：浙江工业大学，
类型：新型
国别省市：浙江;33