数字信号处理器中用于信号处理的系统和方法技术方案

提供了用于浮点复合乘加的数字计算的方法和相关装置的实施例。所述方法包括接收输入被加数、第一积和第二积。所述输入被加数、所述第一积和所述第二积分别具有一个尾数和一个阶码。所述方法包括将所述输入被加数、所述第一积和所述第二积中具有较小阶码的两个的尾数移位以与所述输入被加数、所述第一积和所述第二积中具有最大阶码的那个的尾数一起对齐，以及将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加。

【技术实现步骤摘要】
【国外来华专利技术】本专利技术要求2012年4月20日递交的专利技术名称为“(System and Method for Signal Processing in Digital SignalProcessors) ”的第13/452690号美国非临时专利申请案的在先申请优先权，该在先申请的内容以引用的方式并入本文本中。
本专利技术大体涉及一种用于数字计算的系统和方法，尤其涉及一种在数字信号处理器或硬件加速器等系统中用于构造浮点复合乘加单元的系统和方法。
技术介绍
加法器和乘法器是在微处理器、数字信号处理器(“DSP”)、算术逻辑单元(“ALU”)、硬件加速器(“HAC”)等数字处理器中执行基本数值运算的逻辑单元。此类设备的整体性能通常依赖于其构成逻辑元件的速度和能量效率。通常需要加法器、乘法器和其它逻辑元素来执行浮点计算，这在本质上增加了它们的复杂度。微处理器、DSP等的成本与实施形成它们的逻辑元素所需的硅区域基本上成比例。因此，加法器、乘法器等的设计是为最终产品提供有竞争性设计的一项重要考虑因素，而且任何效率提升和实施所需的硅区域的缩减可对市场接受产生重大影响。 在不产生不必要成本的情况下，提升性能和缩减实施ALU、HAC等所需的硅区域的能力将会满足重要市场需求。
技术实现思路
技术优点大体上由本专利技术的实施例来实现，本专利技术的实施例提供一种根据第一复合被乘数、第二复合被乘数和复合被加数计算浮点复合乘加过程产生的实部和虚部的系统和方法。 根据示例实施例，提供一种用于浮点复合乘加的数字计算的方法和相关装置。所述方法包括接收输入被加数、第一积和第二积。所述输入被加数、所述第一积和所述第二积分别具有一个尾数和一个阶码。所述方法包括将所述输入被加数、所述第一积和所述第二积中具有较小阶码的两个的尾数移位以与所述输入被加数、所述第一积和所述第二积中具有最大阶码的那个的尾数一起对齐，以及将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加。 【附图说明】 为了更完整地理解本专利技术及其优点，现在参考以下结合附图进行的描述，其中: 图1和图2示出了根据实施例的合计项的尾数的对齐和截断的图形表示； 图3示出了根据实施例的复合浮点乘加单元的方框图，所述复合浮点乘加单元用于计算复数A = B+CXD的虚部； 图4示出了根据实施例的复合浮点乘加单元的方框图，所述复合浮点乘加单元用于计算复数A = B+CXD的实部； 图5示出了根据实施例的处理系统的元件的框图，所述处理系统可用于执行上文所述的一个或多个方法；以及 图6a和6b示出了根据实施例的通信系统的基带信令过程的方框图。 【具体实施方式】 下文将详细论述当前优选实施例的制作和使用。然而，应了解，本专利技术提供可在各种具体上下文中体现的许多适用的专利技术性概念。所论述的具体实施例仅仅说明用以实施和使用本专利技术的具体方式，而不限制本专利技术的范围。 执行浮点(“FLP”)复合乘加(“CMAD”)运算的设备执行图形处理系统、雷达系统和通信系统等数字系统的信号处理中最常用的运算之一。加速和提升CMAD运算的能量效率可大幅度提升DSP或其它数字设备的性能。 复数的算术运算甚至提出更多挑战。通常在各项的实部和虚部上分别执行此类复数运算。必须执行大量处理，这为其实施消耗大量硅区域并需要大量时间用于其执行。 如本文所介绍，数字处理单元的实施例在DSP、硬件加速器等中为浮点复合乘加过程实施快速算法。 在实施例中，对复数执行算术运算所需的延迟和能量减少。输入数据和中间计算结果的特征用于产生能够有效执行浮点复合乘加运算的DSP或其它算术设备。 浮点复合乘加单元执行等式 A = B+CXD 其中项A、B、C和D是浮点复数，其中的每个成分通常以具有符号比特、阶码比特和尾数比特的数字浮点格式表示。项B是被加数，项C和D分别是第一和第二被乘数。项A是复合浮点乘加结果。应注意，作为复数的实例，还可以根据本专利技术实施例中论述的复数运算处理实数。 根据本专利技术实施例，没有必要使用标准浮点加法运算和之后的标准浮点乘法运算来实施浮点CMAD运算。以通信系统为例，可简化CMAD计算以满足基带应用的精度要求，例如旨在长期演进(“LTE”)、通用移动通讯系统(“UMTS”)和全球移动通信系统(“GSM”)蜂窝规范下运行的通信系统中采用的CMAD计算。 将复合乘法和加法组合成一个过程允许在信号处理器中待优化的逻辑电路有大量机会获得较低的处理延迟和较高的功率效率。例如，可从逻辑中移除冗余，可以合并计算步骤，且可以使用保留进位加法器。 将以上所示的浮点复合乘加等式分解为实部和虚部(S卩，A.real和A.1maginary)产生了两个等式: A.real = B.real+C.real XD.real-C.1maginary XD.1maginary A.1maginary = B.1maginary+C.real XD.1maginary+C.1maginary XD.real， 实施例中的每个等式都可以使用执行实运算的数字逻辑来实施。A.real等式的结果是实数加上两个实数的积的总和并从中减去另外两个实数的积。A.1maginary等式的结果是实数加上两个实数的积再加上另外两个实数的积的总和。每个等式包括一个实数被加数以及实数积和实数积的加法或减法的总和。在输入被加数和两个实数积之间，移位具有较小阶码的两个数字的尾数以和具有最大阶码的第三数字的尾数对齐。三个尾数的总和使用保留进位加法器后跟双输入全加法器计算。 根据两个积和输入被加数的阶码对齐它们的尾数并根据它们的尾数截断两个积和输入被加数以丢弃不必要的精确低阶比特(若存在)。随后将两个截断的积添加到截断的输入被加数和/或从截断的输入被加数减去两个截断的积。 根据应用的精度要求确定加法器的位宽。截断造成的精度损失可以通过略微增加加法器的位宽进行部分补偿。可以(通过向加法器位宽增加一个以上比特)避免对尾数的两个积进行规格化以节省处理电路和处理时间。可以将CMAD的被加数的使用延迟至后期流水线阶段以减少软件流水线的启动间隔。 现参见图1和图2，其示出了根据实施例的待相加的三项的三个示例尾数101、102和103的对齐和截断的图形表示。具体而言，图1示出了对齐之前的三个示例尾数101、102和103，图2示出了对齐之后的三个示例尾数101、102和103。 在图1和图2的截断示例中，浮点输入二进制实数表示为一个符号比特、五个阶码比特和十个尾数比特。假设在输入尾数之前加上隐藏“I”比特。因此，假设每个尾数为“1.XXXXXXXXXX”形式的11个比特，即十个尾数比特跟在隐藏比特“I”的基数小数点之后。因此，每个输入尾数被规格化到范围I <尾数〈2。11比特尾数的简单乘法通常会产生最多22比特尾数积，这在许多应用的低阶比特中包含多余精度。 图1和图2中示出的标记遵循具有更多参数的上述A.real和A.1maginary的实数和虚数等式的标记，其中 Mbi 是 B.1maginary 的尾数， Mri 是 C.real 和 D.1maginary 的尾数积，以及 Mir 是 C.1maginary 和 D.re本文档来自技高网...

【技术保护点】
一种浮点复合乘加的数字计算的方法，其特征在于，包括：接收输入被加数、第一积和第二积，其中所述输入被加数、所述第一积和所述第二积分别具有一个尾数和一个阶码；将所述输入被加数、所述第一积和所述第二积中具有较小阶码的两个的所述尾数移位以与所述输入被加数、所述第一积和所述第二积中具有最大阶码的那个的所述尾数一起对齐；以及将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加。

【技术特征摘要】
【国外来华专利技术】2012.04.20 US 13/452,6901.一种浮点复合乘加的数字计算的方法，其特征在于，包括: 接收输入被加数、第一积和第二积，其中所述输入被加数、所述第一积和所述第二积分别具有一个尾数和一个阶码； 将所述输入被加数、所述第一积和所述第二积中具有较小阶码的两个的所述尾数移位以与所述输入被加数、所述第一积和所述第二积中具有最大阶码的那个的所述尾数一起对齐；以及 将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加。2.根据权利要求1所述的方法，其特征在于，所述输入被加数是第一输入的实部，所述第一积是第二输入的实部和第三输入的实部的乘积，以及所述第二积是所述第二输入的虚部和所述第三输入的虚部的乘积。3.根据权利要求2所述的方法，其特征在于，将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加包括 将所述对齐的输入被加数和所述对齐的第一积相加以及从所述对齐的输入被加数和所述对齐的第一积的总和中减去所述对齐的第二积。4.根据权利要求2所述的方法，其特征在于，进一步包括: 通过将所述第二输入的所述实部的尾数与所述第三输入的所述实部的尾数相乘形成所述第一积的尾数； 通过将所述第二输入的所述实部的阶码与所述第三输入的所述实部的阶码求和形成所述第一积的阶码； 通过将所述第二输入的所述虚部的尾数与所述第三输入的所述虚部的尾数相乘形成所述第二积的尾数；以及 通过将所述第二输入的所述虚部的阶码和所述第三输入的所述虚部的阶码求和形成所述第二积的阶码。5.根据权利要求4所述的方法，其特征在于，乘法运算之前未将所述第二输入的所述实部的所述尾数、所述第三输入的所述实部的所述尾数、所述第二输入的所述虚部的所述尾数以及所述第三输入的所述虚部的所述尾数规格化。6.根据权利要求1所述的方法，其特征在于，所述输入被加数是第一输入的虚部，所述第一积是第二输入的实部和第三输入的虚部的乘积，以及所述第二积是所述第二输入的虚部和所述第三输入的实部的乘积。7.根据权利要求6所述的方法，其特征在于，进一步包括: 通过将所述第二输入的所述实部的尾数与所述第三输入的所述虚部的尾数相乘形成所述第一积的尾数； 通过将第二输入的所述实部的阶码与所述第三输入的所述虚部的阶码求和形成所述第一积的阶码； 通过将所述第二输入的所述虚部的尾数与所述第三输入的所述实部的尾数相乘形成所述第二积的尾数；以及 通过将所述第二输入的所述虚部的阶码和所述第三输入的所述实部的阶码求和形成所述第二积的阶码。8.根据权利要求6所述的方法，其特征在于，乘法运算之前未将所述第二输入的所述实部的所述尾数、所述第三输入的所述实部的所述尾数、所述第二输入的所述虚部的所述尾数以及所述第三输入的所述虚部的所述尾数规格化。9.根据权利要求1所述的方法，其特征在于，所述第一积是两个非规格化的输入的积。10.根据权利要求1所述的方法，其特征在于，所述第二积是两个非规格化的输入的积。11.根据权利要求1所述的方法，其特征在于，将所述输入被加数、所述第一积和所述第二积中具有较小阶码的两个的所述尾数移位以与所述输入被加数、所述第一积和所述第二积中具有最大阶码的那个的所述尾数一起对齐包括 将具有所述较小阶码的两个的所述尾数右移以与具有所述最大阶码的那个的所述尾数一起对齐，其中所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积具有相同的阶码数。12.根据权利要求1所述的方法，其特征在于，进一步包括: 如果所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积的尾数的位宽超过符合精度要求的位宽，则截断所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积的一个或多个比特。13.根据权利要求1所述的方法，其特征在于，进一步包括: 根据所述输入被加数、所述第一积和所述第二积的符号将所述输入被加数、所述第一积和所述第二积转换为二进制补码格式。14.根据权利要求13所述的方法，其特征在于，根据所述输入被加数、所述第一积和所述第二积的符号将所述输入被加数、所述第一积和所述第二积转换为二进制补码格式包括 根据所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积的符号将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积转换为二进制补码格式。15.根据权利要求14所述的方法，其特征在于，将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加包括 将所述转换的对齐的输入被加数、所述转换的对齐的第一积和所述转换的对齐的第二积相加。16.根据权利要求1所述的方法，其特征在于，将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加包括 通过保留进位加法器和全加法器将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加。17.根据权利要求1所述的方法，其特征在于，将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加...

【专利技术属性】
技术研发人员：孙彤，陈伟钟，程志坤，郭元斌，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44