单副载波模式信号解码器制造技术

本发明专利技术公开了一种解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器。包括：一数字累加器，一边界检测电路，一副载波判决电路，一帧头检测电路，一数据解码有效标志产生电路，一数据解码电路，一帧尾检测电路，一状态标志产生电路，一接收编码错误检测逻辑电路；利用数字累加器对半个数据编码周期内的副载波高电平信号进行累加，通过累加值得到编码周期内的副载波在编码周期内的存在位置，然后对照ISO/IEC15693协议规定的编码规律，利用状态标志产生电路，来检测帧头，帧尾，对数据解码以及产生编码错误标志。本发明专利技术能有效提高其抗干扰性能。

【技术实现步骤摘要】
单副载波模式信号解码器
本专利技术涉及一种解码ISO（国际标准化组织）/IEC（国际电工委员会）15693协议中读卡器发送的单副载波模式信号的解码器。
技术介绍
ISO/IEC15693协议中读卡器发送的单副载波模式信号有高速与低速两种速率，副载波频率为fc/32，其中fc为载波频率13.56M。数据的每一帧有帧头，数据以及帧尾3种波形类型。高速情况下，帧头，数据0，数据1以及帧尾的波形分别如图1到图4所示。其中：图1是ISO/IEC15693协议中读卡器发送的单副载波模式信号的帧头波形示意图,横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发768/fc时间长度的无调制信号，约56.64μs，再发24个fc/32的副载波，约56.64μs，然后再发一个数据1的编码波形，约37.76μs。图2是ISO/IEC15693协议中读卡器发送的单副载波模式信号的数据值为0的编码波形示意图，横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发8个fc/32的副载波，约18.88μs，再发256/fc时间长度的无调制信号，约18.88μs。图3是ISO/IEC15693协议中读卡器发送的单副载波模式信号的数据值为1的编码波形示意图，横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发256/fc时间长度的无调制信号，约18.88μs，再发8个fc/32的副载波，约18.88μs。图4是ISO/IEC15693协议中读卡器发送的单副载波模式信号的帧尾波形示意图,横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发一个数据0的编码波形，约37.76μs，再发24个fc/32的副载波，约56.64μs，最后发768/fc时间长度的无调制信号，约56.64μs。对应低速情况，帧头，数据0，数据1以及帧尾的波形中副载波的个数与无调制信号的时间长度都乘以4。
技术实现思路
本专利技术要解决的技术问题是提供一种解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，能有效提高其抗干扰性能。为解决上述技术问题，本专利技术的解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号，包括：一数字累加器，对输入的副载波包络信号rf_dout累加，产生并输出接收开始信号det_start，并且记录半个数据编码周期内的副载波高电平长度；一边界检测电路，与所述数字累加器相连接，以半个数据编码周期为周期进行计数，当计数到半个数据编码周期时，产生边界标志信号edge_det，在所述周期内的一个时间点，产生采样标志信号samp_pos；一副载波判决电路，与所述数字累加器和边界检测电路相连接，用于判决半个数据编码周期内是否含有副载波；产生并输出副载波存在标志信号f_have和经缓存的副载波存在标志信号f_have_r；一帧头检测电路，与所述边界检测电路和副载波判决电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号sof_flag；一数据解码有效标志产生电路，与所述边界检测电相连接，用于并输出产生数据解码预有效标志信号dec_dout_vld_t1和数据解码有效标志dec_dout_vld信号；一数据解码电路，与所述副载波判决电路和数据解码有效标志产生电路相连接，根据ISO/IEC15693协议中的数据编码波形进行解码，产生并输出解码数据信号dec_dout；一帧尾检测电路，与所述边界检测电路、数据解码电路、数据解码有效标志产生电路和副载波判决电路相连接，根据ISO/IEC15693协议中的帧尾波形，产生帧尾标志信号eof_flag；一状态标志产生电路，与所述边界检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；一接收编码错误检测逻辑电路，与所述边界检测电路、副载波判决电路、数据解码电路、状态标志产生电路和数据解码有效标志产生电路相连接，根据数据编码特点，进行编码错误检测。本专利技术利用数字累加器对半个数据编码周期内的副载波高电平信号进行累加，通过累加值得到半个数据编码周期内的副载波在半个数据编码周期内的存在位置，然后对照ISO/IEC15693协议规定的编码规律，利用状态标志产生电路（状态机），来检测帧头和帧尾，对数据进行解码，并对编码错误进行检测；能有效提高其抗干扰性能。本专利技术通过判断半个数据编码周期内累计的副载波高电平信号的个数，可以最大程度上来区分有载波与无载波，即使有干扰，也就是造成累计值上的一些小波动，不会超过阈值，也就不会产生解码错。本专利技术用累计值的方法也足够判断接收信号冲突（这种错误是协议上要求必须能判别的），即如果在整个数据编码周期内累计值都大于阈值，就可以判决出接收信号冲突。本专利技术整体结构清晰，能检测的错误类型完整，便于硬件实现。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是单副载波模式信号的帧头波形示意图；图2是单副载波模式信号的数据值为0的编码波形示意图；图3是单副载波模式信号的数据值为1的编码波形示意图；图4是单副载波模式信号的帧尾波形示意图；图5是单副载波模式信号解码器的结构框图。具体实施方式结合图5所示，所述解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，包括：一数字累加器，一边界检测电路，一副载波判决电路，一帧头检测电路，一数据解码有效标志产生电路，一数据解码电路，一帧尾检测电路，一状态标志产生电路，一接收编码错误检测逻辑电路。图中相同序号信号端口是相互连接的。所述解码器有3个输入信号，分别是：a、模拟射频解调模块解调输出的载波频率的时钟rf_clk信号1，载波频率为13.56M。b、模拟射频解调模块解调输出的副载波包络信号rf_dout信号2。c、复位信号rstn信号17。所述解码器有5个输出信号，分别是：A、解码数据信号dec_dout信号9，位宽为1位。B、数据解码有效标志信号dec_dout_vld信号19；C、帧头标志信号sof_flag信号11；D、帧尾标志信号eof_flag信号15；E、接收信号编码错误标志信号bit_coding_err信号18。所述数字累加器，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号rf_clk信号1，对模拟射频解调模块解调输出的副载波包络信号rf_dout信号2累加，得到累加值f_sum信号4，在接收到边界检测电路输出的边界标志信号edge_det信号3后把累加值f_sum清0。高速编码时，帧头波形中，开始副载波调制后就是24个副载波（对应低速编码时为96个），而之后的数据编码波形中，无副载波调制与副载波调制的时间长度都是8个副载波长度（对应低速编码时为32个），所以当解码器处于初始状态，即静默状态标志信号dec_state_idle信号16控制状态下，并且数字累加器的累加值f_sum等于24-8即16（对应低速编码时为64个）个副载波可以计到的高电平长度后，产生并输出接收开始信号det_start信号20，同时把数字累加器清0；然后就按8个副载波周期的时间长度(对应低速编码时为32个)来对副载波高电平计数，即用边界标志信号edge_det信号3把累加值清0，这样就在边界本文档来自技高网...

【技术保护点】
一种解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，其特征在于，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号，包括：一数字累加器，对输入的副载波包络信号累加，产生并输出接收开始信号，并且记录半个数据编码周期内的副载波高电平长度；一边界检测电路，与所述数字累加器相连接，以半个数据编码周期为周期进行计数，当计数到半个数据编码周期时，产生边界标志信号，在所述周期内的一个时间点，产生采样标志信号；一副载波判决电路，与所述数字累加器和边界检测电路相连接，用于判决半个数据编码周期内是否含有副载波；产生并输出副载波存在标志信号和经缓存的副载波存在标志信号；一帧头检测电路，与所述边界检测电路和副载波判决电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号；一数据解码有效标志产生电路，与所述边界检测电路相连接，用于产生并输出数据解码预有效标志信号和数据解码有效标志信号；一数据解码电路，与所述副载波判决电路和数据解码有效标志产生电路相连接，根据ISO/IEC15693协议中的数据编码波形进行解码，产生并输出解码数据信号；一帧尾检测电路，与所述边界检测电路、数据解码电路、数据解码有效标志产生电路和副载波判决电路相连接，根据ISO/IEC15693协议中的帧尾波形，检测帧尾波形信号，产生并输出帧尾标志信号；一状态标志产生电路，与所述边界检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；一接收编码错误检测逻辑电路，与所述边界检测电路、副载波判决电路、数据解码电路、状态标志产生电路和数据解码有效标志产生电路相连接，根据数据编码特点，进行编码错误检测。...

【技术特征摘要】
1.一种解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，其特征在于，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号，包括：一数字累加器，对输入的副载波包络信号累加，产生并输出接收开始信号，并且记录半个数据编码周期内的副载波高电平长度；一边界检测电路，与所述数字累加器相连接，以半个数据编码周期为周期进行计数，当计数到半个数据编码周期时，产生边界标志信号，在所述周期内的一个时间点，产生采样标志信号；一副载波判决电路，与所述数字累加器和边界检测电路相连接，用于判决半个数据编码周期内是否含有副载波；产生并输出副载波存在标志信号和经缓存的副载波存在标志信号；一帧头检测电路，与所述边界检测电路和副载波判决电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号；一数据解码有效标志产生电路，与所述边界检测电路相连接，用于产生并输出数据解码预有效标志信号和数据解码有效标志信号；一数据解码电路，与所述副载波判决电路和数据解码有效标志产生电路相连接，根据ISO/IEC15693协议中的数据编码波形进行解码，产生并输出解码数据信号；一帧尾检测电路，与所述边界检测电路、数据解码电路、数据解码有效标志产生电路和副载波判决电路相连接，根据ISO/IEC15693协议中的帧尾波形，检测帧尾波形信号，产生并输出帧尾标志信号；一状态标志产生电路，与所述边界检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；一接收编码错误检测逻辑电路，与所述边界检测电路、副载波判决电路、数据解码电路、状态标志产生电路和数据解码有效标志产生电路相连接，根据数据编码特点，进行编码错误检测。2.如权利要求1所述的解码器，其特征在于：所述数字累加器，对模拟射频解调模块解调输出的副载波包络信号累加，得到累加值，在接收到所述边界检测电路输出的边界标志信号后把累加值清0；当所述解码器处于初始状态，即静默标志信号控制状态下，并且所述累加值等于16个副载波内计到的高电平长度后，产生并输出接收开始信号，同时将所述数字累加器清0；然后按8个副载波周期的时间长度对副载波高电平计数，即用边界标志信号把所述累加值清0，得到半个数据编码周期内的副载波高电平长度。3.如权利要求1所述的解码器，其特征在于：所述边界检测电路在收到所述数字累加器输出的接收开始信号后复位；以半个数据编码周期为周期计数，在计数到半个数据编码周期时间长度时，产生并输出边界标志信号；在半个数据编码周期内的一个时间点所对应的计数值，产生并输出采样标志信号。4.如权利要求3所述的解码器，其特征在于：所述计数值根据实际模拟射频解调信号的解调包络特性调整，在高速编码时为小于等于255的整数，在低速编码时为小于等于1023的整数。5.如权利要求1所述的解码器，其特征在于：所述副载波判决电路，在所述边界检测电路输出的采样标志信号有效时，若所述数字累加器输出的累加值大于设定的阈值，则判决为有副载波，输出副载波存在标志信号为1，否则输出副载波存在标志信号为0；在所述采样标志信号有效时缓存并输出经缓存后的所述副载波存在标志信号。6.如权利要求5所述的解码器，其特征在于：所述阈值为小于等于半个数据编码周期内计到的高电平长度的整数，根据实际模拟射频解调信号的解调包络特性调整。7.如权利要求1所述的解码器，其特征在于：所述数据解码电路，根据ISO/IEC15693协议中的数据编码波形，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，检测所述副载波判决电路输出的副载波存在标志信号和经缓存后的副载波存在标志信号；如果经缓存后的副载波存在标志信号是1，同时副载波存在标志信号是0，那么解码输出0，否则解码输出1；所述解码输出在所述数据解码有效标志产生电路输出的数据解码有效标志信号有效时缓存，经缓存后由数据解码电路作为解码数据信号输出。8.如权利要求1所述的解码器，其特征在于：所述帧头检测电路，根据ISO/IEC15693协议中的帧头波形，在所述状态标志产生电路输出的接收帧头状态标志信号控制状态下，以半个数据...

【专利技术属性】
技术研发人员：王吉健，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：上海;31