串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法技术

技术编号:10813913 阅读:127 留言:0更新日期:2014-12-24 18:32
本发明专利技术提供至少一种串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法,其中一种访问方法,用于串行外围接口快闪存储器,其中该串行外围接口快闪存储器包含快闪存储器阵列并支持多个数据流,该访问方法包含:接收流启动指令,用于该多个数据流中的数据流,其中该流启动指令包含该数据流的存取类型及识别码;接收地址信息,其中该地址信息包含该快闪存储器阵列的页面的页面地址及地址指针;以及根据该流启动指令及该页面地址,由该快闪存储器阵列中读取数据至对应于该数据流的流寄存器,或根据该流启动指令,将待写入该快闪存储器阵列的数据储存入对应于该数据流的该流寄存器中。本发明专利技术可实现数据流存取的高效操作,并缩短处理时间。

【技术实现步骤摘要】
【专利摘要】本专利技术提供至少一种,其中一种访问方法,用于串行外围接口快闪存储器,其中该串行外围接口快闪存储器包含快闪存储器阵列并支持多个数据流,该访问方法包含:接收流启动指令,用于该多个数据流中的数据流,其中该流启动指令包含该数据流的存取类型及识别码;接收地址信息,其中该地址信息包含该快闪存储器阵列的页面的页面地址及地址指针;以及根据该流启动指令及该页面地址,由该快闪存储器阵列中读取数据至对应于该数据流的流寄存器,或根据该流启动指令,将待写入该快闪存储器阵列的数据储存入对应于该数据流的该流寄存器中。本专利技术可实现数据流存取的高效操作,并缩短处理时间。【专利说明】
本专利技术是关于一种存储器装置,特别关于一种串行快闪存储器(serial flashmemory)装置。
技术介绍
快闪存储器装置通常用于电子应用,如个人计算机、个人数字助理(PersonalDigital Assistants, PDAs)、数字相机及移动电话。通常,快闪存储器装置分为并行快闪存储器(parallel flash memory)装置及串行快闪存储器装置。与并行快闪存储器相比,串行快闪存储器具有更少的传输线(tramsmiss1n lines)和接脚(pin)数目。因此,串行快闪存储器的封装尺寸可相对减小,以及串行快闪存储器可作为便携式电子装置的主导存储器(dominant memory)。 一个传统 8 接脚(8-pin)串行外围接口(Serial Peripheral Interface, SPI)NAND快闪存储器包含芯片选择接脚CS#、串行时钟接脚SCK、串行数据输入/串行数据输入和输出接脚SI/S00、串行数据输出/串行数据输入和输出接脚S0/S01、写入保护/串行数据输入和输出接脚WP#/S02、保持/串行数据输入和输出接脚H0LD#/S03、电力供应接脚VCC和接地接脚GND。在该说明书中,简洁起见,串行数据输入/串行数据输入和输出接脚SI/S00、串行数据输出/串行数据输入和输出接脚S0/S01、写入保护/串行数据输入和输出接脚WP#/S02及保持/串行数据输入和输出接脚H0LD#/S03也可称为串行输入和输出接脚。存储器通过芯片选择接脚CS#接收芯片选择信号。当芯片选择信号变为低电平时,存储器处于有效电力模式(active power mode)下。当芯片选择信号变为高电平时,存储器失能(disabled),以及串行数据输出接脚SO置于高阻抗状态High-z。存储器通过串行时钟接脚SCK接收串行时钟信号,用于为存储器提供串行接口时序。地址信息、指令及数据在串行时钟信号的上升边缘锁存(latch)或取回(retrieve),以及数据的输出在串行时钟信号的下降边缘之后所触发。 图1A、图1B及图1C显示上述传统SPI NAND快闪存储器的页面读取操作的时序图。页面读取操作是执行用以将NAND快闪阵列中的数据传送至高速缓冲存储器(cache)。首先,当芯片选择信号已使能(enabled)后,存储器通过串行数据输入接脚SI接收页面读取指令CMD-PR。然后,存储器接收块/页面地址ADD-P。当块/页面地址ADD-P已注册(registered)后,存储器开始由NAND快闪阵列中传送数据至高速缓冲存储器,且工作(busy)持续时长tes。此后,发起(issue)获取特征指令CMD-GF以检测操作状态。基于接收到的状态寄存器地址ADD-SR,由状态寄存器(rigister)中读取指示操作状态的状态寄存器数据D-SR,然后通过串行数据输出接脚SO输出。 在成功完成状态后,发起随机数据读取操作以读取高速缓冲存储器中的数据。随机数据读取操作可为单一读取操作(single read operat1n)、双重读取操作(dual readoperat1n)或四重读取操作(quad read operat1n)。在单一读取操作中,串行输入和输出接脚SI/SOO用于输入指令,以及串行输入和输出接脚SI/S01用于输出读取数据,因而输出数据流的带宽为2比特(bits)。此外,在四重读取操作中,串行输入和输出接脚SI/S00、SI/SO1、WP#/S02及H0LD#/S03全部使用,以输出读取数据,因而输出数据流的带宽为4比特。 图2A和图2B显示上述传统SPI NAND快闪存储器的四重读取操作的时序图。在四重读取操作中,存储器在芯片选择信号已使能后通过串行输入和输出接脚SI/S00接收四重读取指令CMD-RC。当三个虚拟位DB及计划选择位PS之后,存储器接收列地址(columnaddress) ADD-C0然后,在一虚拟字节DBy后,根据列地址ADD-C,存储器通过串行输入和输出接脚SI/S00、SI/S01、WP#/S02和H0LD#/S03将高速缓冲存储器中的已读取数据(如图2B中的字节B1、B2、B3及B4)输出。 然而,在具备处理多个数据流能力的电子装置中,当电子装置通过在不同数据流之间进行切换以由SPI NAND快闪存储器中读取数据或向SPI NAND快闪存储器中写入数据时,有可能存在许多等待周期(wait cycles)。例如,当通过第一数据流读取数据时,执行有关第一页面的页面读取操作及随机数据读取操作,以由存储器中读取数据。当切换至通过第二数据流读取数据时,执行有关第二页面的页面读取操作及随机数据读取操作。此后,当切换回通过第一数据流读取数据时,由于高速缓冲存储器当前储存了第二页面的数据,需要再次执行有关第一页面的页面读取操作,以将第一页面的数据读取至高速缓冲存储器,然后执行随机数据读取操作以读取高速缓冲存储器中的数据。换言之,有可能再次发起页面读取指令、块/页面地址、获取特征指令、状态寄存器地址及列地址。因此,由于增加了等待周期以及重复发送一些信息(如地址、指令、先前已读取数据等等)而不加以重复使用,特别是在通过在不同数据流之间频繁切换而执行存取的条件下,有可能浪费许多时间及存取资源。
技术实现思路
有鉴于此,本专利技术提供至少一种串行外围接口快闪存储器、串行外围接口控制器及串行外围接口快闪存储器的访问方法和访问控制方法。 本专利技术提供一种访问方法,用于一串行外围接口快闪存储器,其中该串行外围接口快闪存储器包含一快闪存储器阵列并支持多个数据流,该访问方法包含:接收一流启动(stream initiate)指令,用于该多个数据流中的一数据流,其中该流启动指令包含该数据流的一存取类型及识别码;接收地址信息,其中该地址信息包含该快闪存储器阵列的一页面的页面地址及一地址指针(address pointer);以及根据该流启动指令及该页面地址,由该快闪存储器阵列中读取数据至对应于该数据流的一流寄存器,或根据该流启动指令,将待写入该快闪存储器阵列的数据储存入对应于该数据流的该流寄存器中。 本专利技术另提供一种访问控制方法,用于一串行外围接口快闪存储器,其中该串行外围接口快闪存储器包含一快闪存储器阵列并支持多个数据流,该访问方法包含:发送一流启动指令至该串行外围接口快闪存储器,其中该流启动指令用于该多个数据流中的一数据流,且该流启动指令包含该数据流的一存取类型及一识别码;发送地址信息至该串行外围本文档来自技高网
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<a href="http://www.xjishu.com/zhuanli/55/201310712743.html" title="串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法原文来自X技术">串行外围接口控制器、串行外围接口快闪存储器及其存取方法和存取控制方法</a>

【技术保护点】
一种访问方法,用于串行外围接口快闪存储器,其中所述串行外围接口快闪存储器包含快闪存储器阵列并支持多个数据流,所述访问方法包含:接收流启动指令,用于所述多个数据流中的数据流,其中所述流启动指令包含所述数据流的存取类型及识别码;接收地址信息,其中所述地址信息包含所述快闪存储器阵列的页面的页面地址及地址指针;以及根据所述流启动指令及所述页面地址,由所述快闪存储器阵列中读取数据至对应于所述数据流的流寄存器,或根据所述流启动指令,将待写入所述快闪存储器阵列的数据储存入对应于所述数据流的所述流寄存器中。

【技术特征摘要】
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【专利技术属性】
技术研发人员:薛时彦
申请(专利权)人:联发科技股份有限公司
类型:发明
国别省市:中国台湾;71

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