本实用新型专利技术公开了一种基于并行总线的IO扩展结构及控制器，属于控制技术领域，包括主控芯片1、扩展存储器2、总线缓冲器3和扩展IO芯片4。主控芯片1上设有并行总线接口，扩展存储器2通过并行总线接口与主控芯片1相连。扩展IO芯片4通过总线缓冲器3与主控芯片1的并行总线接口相连。本实用新型专利技术的技术方案通过复用并行总线来实现IO的扩展，并未额外占用主控芯片的其他资源，具有读写速度更快、读写操作更为简单、扩展方式更为灵活、成本更低的优点。
【技术实现步骤摘要】
【专利摘要】本技术公开了一种基于并行总线的IO扩展结构及控制器，属于控制
，包括主控芯片1、扩展存储器2、总线缓冲器3和扩展IO芯片4。主控芯片1上设有并行总线接口，扩展存储器2通过并行总线接口与主控芯片1相连。扩展IO芯片4通过总线缓冲器3与主控芯片1的并行总线接口相连。本技术的技术方案通过复用并行总线来实现IO的扩展，并未额外占用主控芯片的其他资源，具有读写速度更快、读写操作更为简单、扩展方式更为灵活、成本更低的优点。【专利说明】一种基于并行总线的1扩展结构及控制器
本技术属于控制
，涉及一种控制器，尤其涉及一种基于并行总线的1扩展结构及控制器。
技术介绍
在复杂的电气系统中，对控制器的要求除了要具有快速的数字处理能力之外，同样需要有足够多的1资源。为了满足更高精度的控制算法的需要，往往需要为主控芯片扩展RAM(随机存取存储器)和FLASH(闪存)，因此占掉了很多的1资源，当1资源无法满足系统的需要时，则需要进行外部的1扩展。 目前1扩展的方式一般为通过基于串行总线的扩展芯片实现，其原理框图如附图1所示，这样做的问题是: 1、基于串行总线的扩展方式，需要额外占用SPI (同步串行外设接口)或者I2C(两线式串行总线)等串行通讯资源； 2、通过SPI或者I2C等串行方式实现的1扩展，对1的读写操作较为复杂； 3、串行方式限制了 1的读写速度。
技术实现思路
有鉴于此，本技术通过复用并行总线来实现1的扩展，并未额外占用主控芯片的其他资源，具有读写速度更快、读写操作更为简单、扩展方式更为灵活、成本更低的优点。 为达到上述目的，具体技术方案如下: 一方面，提供一种基于并行总线的1扩展结构，适用于控制器的扩展应用，包括主控芯片、扩展存储器和扩展1芯片，所述主控芯片上设有并行总线接口，所述扩展存储器通过所述并行总线接口与所述主控芯片相连，所述扩展1芯片通过所述并行总线接口与所述主控芯片相连。 优选的，还包括总线缓冲器，所述扩展1芯片通过所述总线缓冲器与所述主控芯片的并行总线接口相连。 优选的，所述主控芯片的并行总线接口包括数据总线、地址总线、控制总线。 优选的，所述主控芯片通过地址线对所述扩展1芯片进行编码。 优选的，所述扩展存储器包括扩展RAM和扩展FLASH。 优选的，所述主控芯片上还设有串行总线接口。 优选的，所述串行总线接口包括SPI和I2C。 另一方面，提供一种控制器，包括如上所述的一种基于并行总线的1扩展结构。 相对于现有技术，本技术的技术方案的优点有: 1、在需要扩展FLASH或者RAM的控制器架构中，通过复用并行总线来实现1的扩展，并未额外占用主控芯片的其他资源； 2、并行扩展方式的读写速度更快； 3、并行扩展方式的读写操作更为简单； 4、扩展方式更为灵活，可扩展通道数量由可扩展存储空间决定； 5、利用总线缓冲器的扩展方式相比于利用1扩展芯片的方式成本更低。 【专利附图】【附图说明】 构成本技术的一部分的附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中: 图1是现有技术的结构示意图； 图2是本技术实施例的结构示意图。 其中，I为主控芯片、2为扩展存储器、3为总线缓冲器、4为扩展1芯片。 【具体实施方式】 下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。 需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。 以下将结合附图对本技术的实施例做具体阐释。 如图2中所示的本技术的实施例的一种基于并行总线的1扩展结构，适用于控制器的扩展应用，包括主控芯片1、扩展存储器2、总线缓冲器3和扩展1芯片4。主控芯片I上设有并行总线接口，扩展存储器2通过并行总线接口与主控芯片I相连。扩展1芯片4通过总线缓冲器3与主控芯片I的并行总线接口相连。 本技术的实施例通过复用并行总线来实现1的扩展，并未额外占用主控芯片的其他资源，具有读写速度更快、读写操作更为简单、扩展方式更为灵活、成本更低的优点。 如图2中所示，在本技术的实施例中，通过在并行总线上外挂总线缓冲器的方式来实现1的扩展，并利用地址线进行编码，则扩展1的电平对应指定地址段的特定位的高低状态，对内存空间上的读写操作则可实现对应的扩展数字信号的采集和改写。 本技术的实施例中还包括一种控制器，设有如上述的一种基于并行总线的1扩展结构。由于上述一种基于并行总线的1扩展结构具有上述技术效果，因此，设有该一种基于并行总线的1扩展结构的控制器也应具备相应的技术效果，其具体实施过程与上述实施例类似，兹不赘述。 以上对本技术的具体实施例进行了详细描述，但其只是作为范例，本技术并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本技术进行的等同修改和替代也都在本技术的范畴之中。因此，在不脱离本技术的精神和范围下所作的均等变换和修改，都应涵盖在本技术的范围内。【权利要求】1.一种基于并行总线的1扩展结构，适用于控制器的扩展应用，其特征在于，包括主控芯片(I)、扩展存储器(2)和扩展1芯片(4)，所述主控芯片(I)上设有并行总线接口，所述扩展存储器(2)通过所述并行总线接口与所述主控芯片(I)相连，所述扩展1芯片(4)通过所述并行总线接口与所述主控芯片(I)相连。2.如权利要求1所述的基于并行总线的1扩展结构，其特征在于，还包括总线缓冲器(3)，所述扩展1芯片(4)通过所述总线缓冲器(3)与所述主控芯片(I)的并行总线接口相连。3.如权利要求2所述的基于并行总线的1扩展结构，其特征在于，所述主控芯片(I)的并行总线接口包括数据总线、地址总线、控制总线。4.如权利要求3所述的基于并行总线的1扩展结构，其特征在于，所述主控芯片(I)通过地址线对所述扩展1芯片(4)进行编码。5.如权利要求4所述的基于并行总线的1扩展结构，其特征在于，所述扩展存储器(2)包括扩展RAM和扩展FLASH。6.如权利要求5所述的基于并行总线的1扩展结构，其特征在于，所述主控芯片(I)上还设有串行总线接口。7.如权利要求6所述的基于并行总线的1扩展结构，其特征在于，所述串行总线接口包括SPI和I2C。8.—种控制器，其特征在于，包括如权利要求1至7任一项所述的基于并行总线的1扩展结构。【文档编号】G05B19/042GK204009440SQ201420318464【公开日】2014年12月10日 申请日期:2014年6月13日 优先权日:2014年6月13日 【专利技术者】田庆涛, 高丰城, 王德彬 申请人:昆山三一数字科技有限公司本文档来自技高网...
【技术保护点】
一种基于并行总线的IO扩展结构，适用于控制器的扩展应用，其特征在于，包括主控芯片(1)、扩展存储器(2)和扩展IO芯片(4)，所述主控芯片(1)上设有并行总线接口，所述扩展存储器(2)通过所述并行总线接口与所述主控芯片(1)相连，所述扩展IO芯片(4)通过所述并行总线接口与所述主控芯片(1)相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：田庆涛，高丰城，王德彬，
申请(专利权)人：昆山三一数字科技有限公司，
类型：新型
国别省市：江苏;32
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