一种扩展集成电路总线IIC的方法及设备技术

本发明专利技术提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置一个(n+1)位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave，从而实现在扩展IIC接口时，除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。

【技术实现步骤摘要】

本专利技术涉及通信领域，尤其涉及到一种扩展集成电路总线IIC的方法及设备。
技术介绍
集成电路总线(Inter-Integrated Circuit，IIC)是由飞利浦半导体公司在二十世纪八十年代初设计出来的，它是一种多向控制总线，也就是说多个芯片可以连接到同一芯片结构下，同时每个芯片都可以作为实施数据传输的控制源，这种方式大大简化了信号交互所需的信号线。IIC总线是串行结构总线，由一根数据线、一根时钟线构成，由于其具有占用器件管脚少、占用PCB空间少、主从器件间的互联简单、走线长度长(长达25英尺)等优点，所以其在通信设备领域的应用越来越广泛。一个IIC主机下可以挂接多个IIC从器件，IIC从器件之间是通过器件地址来区分的，所以在通常的应用中，设计者会将IIC主机下挂接的每个从器件地址配置成唯一的，但是某些IIC从器件的器件地址是不可配置的，而且一个系统中需要使用多个这种的IIC从器件，这时若使用标准的IIC连接结构，在通信过程中会造成冲突。为了实现一个IIC主机访问多个器件地址相同的IIC从器件，通常有两种方案：一是使用专用的IIC复用芯片进行IIC扩展，但是这种芯片的价格普遍较高，且扩展路数有限(常见的是四路)；二是使用通用逻辑器件来搭建IIC时钟切换电路，这种方案电路较为复杂，且需要额外的控制信号来控制。
技术实现思路
本专利技术实施例提供了一种扩展集成电路总线IIC的方法，旨在解决现有技术中扩展IIC所使用的电路复杂、扩展路数有限及成本较高的问题。第一方面，一种扩展集成电路总线IIC的方法，所述方法包括：通过处理器设置(n+1)个位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave。结合第一方面，在第一方面的第一种可能的实现方式中，所述每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave，包括：所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连接到对应的IIC Slave。结合第一方面，在第一方面的第二种可能的实现方式中，所述IIC接口包括IIC master和第二IIC Slave。结合第一方面，在第一方面的第三种可能的实现方式中，所述其中数据寄存器的一个位对应的IIC Slave一端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。结合第一方面或者第一方面的第一种可能的实现方式或者第一方面的第二种可能的实现方式或者第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。第二方面，一种扩展集成电路总线IIC的设备，所述设备包括：第一设置单元，用于通过处理器设置(n+1)个位的数据寄存器，n为自然数；第二设置单元，用于通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；第三设置单元，用于通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave。结合第二方面，在第二方面的第一种可能的实现方式中，所述第二设备单元，具体用于：所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连接到对应的IIC Slave。结合第二方面，在第二方面的第二种可能的实现方式中，所述IIC接口包括IIC master和第二IIC Slave。结合第二方面，在第二方面的第三种可能的实现方式中，所述其中数据寄存器的一个位对应的IIC Slave一端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。结合第二方面或者第二方面的第一种可能的实现方式或者第二方面的第二种可能的实现方式或者第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方式中，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。本专利技术实施例提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置(n+1)个位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低位，将所述(n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所述其中数据寄存器的一个位对应的第一IIC Slave，从而实现除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例提供的一种扩展集成电路总线IIC的方法流程图；图2是本专利技术实施例提供的一种扩展集成电路总线IIC的方法示意图；图3是本专利技术实施例提供的一种展集成电路总线IIC的方法流程图；图4是本专利技术实施例提供的一种扩展集成电路总线IIC的设备结构图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中本文档来自技高网...

【技术保护点】
一种扩展集成电路总线IIC的方法，其特征在于，所述方法包括：通过处理器设置一个(n+1)位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IICSlave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave。

【技术特征摘要】
1.一种扩展集成电路总线IIC的方法，其特征在于，所述方法包括：
通过处理器设置一个(n+1)位的数据寄存器，n为自然数；
通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对
应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC
Slave；
通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所
述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述
IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave。
2.根据权利要求1所述的方法，其特征在于，所述每一个二输入或门的输
入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应
一个第一IIC Slave，包括：
所述每一个二输入或门的一个输入端连接到CPU的IIC master的时钟线，
另一个输入端连接到与所述每一个二输入或门分别对应的数据寄存器的位，所
述每一个二输入或门的输出端连接到对应的第一IIC Slave。
3.根据权利要求1所述的方法，其特征在于，所述IIC接口包括IIC master
和第二IIC Slave。
4.根据权利要求1所述的方法，其特征在于，所述(n+1)位的数据寄存
器的其中一个位对应的第一IIC Slave一端连接与所述(n+1)位的数据寄存器的
其中一个位对应的所述二输入或门的输出端，另一端连接所述CPU的IIC 
master的数据线。
5.根据权利要求1至4任意一项所述的方法，其特征在于，所述处理器包
括：复杂可编程逻辑器件CPLD、FPGA、单片机或CPU。<...

【专利技术属性】
技术研发人员：朱祥祥，徐雷，陈涛，
申请(专利权)人：深圳市共进电子股份有限公司，
类型：发明
国别省市：广东;44